一種核素能譜數(shù)字化采集系統(tǒng)及其采集方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及核輻射探測技術(shù)領(lǐng)域，具體地說是一種核素能譜數(shù)字化采集系統(tǒng)及其米集方法。
【背景技術(shù)】
[0002]在核素分析和識別過程中，需要對通過前端電子學(xué)獲取核探測器輸出的指數(shù)衰減脈沖信號，并從脈沖信號中提取其能量信息形成能譜數(shù)據(jù)，然后通過數(shù)字計(jì)算機(jī)對能譜數(shù)據(jù)進(jìn)行處理和核素分析。
[0003]現(xiàn)有的能譜采集電子學(xué)系統(tǒng)通常是由模擬電路實(shí)現(xiàn)的，但由于在脈沖處理鏈路中各級模擬器件會(huì)不斷引入噪聲，且易受到溫度等外部環(huán)境的影響，因此會(huì)降低采集到的能譜核素峰的分辨率，從而降低核素分析的準(zhǔn)確度。然而數(shù)字化能譜采集方法能有效解決這一問題，將核脈沖進(jìn)行數(shù)字化采樣，由于在采樣后的數(shù)字化處理過程中不會(huì)引入噪聲且不受到溫度等環(huán)境因素的影響，因此能有效提高能譜數(shù)據(jù)中各個(gè)核素峰的分辨率。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的就是為了克服上述現(xiàn)有技術(shù)中的不足之處，提供一種核素能譜數(shù)字化采集系統(tǒng)及其采集方法，能夠?qū)斎氲暮嗣}沖信號進(jìn)行數(shù)字化采樣和處理，降低能譜數(shù)據(jù)中的噪聲，提高核素峰的分辨率。
[0005]本發(fā)明的目的是通過如下技術(shù)措施來實(shí)現(xiàn)的。
[0006]一種核素能譜數(shù)字化采集系統(tǒng)，包括放大電路、高速ADC電路、FPGA電路、ARM處理器電路，所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，F(xiàn)PGA電路的輸出端與ARM處理器電路相連；所述FPGA電路包括二階差分濾波器與梯形濾波器，所述二階差分濾波器的輸入端與高速ADC電路的輸出端相連，二階差分濾波器的輸出端經(jīng)比較器與過零檢測模塊相連，過零檢測模塊的輸出端與峰值提取模塊相連，所述梯形濾波器的輸入端與高速ADC電路的輸出端相連，梯形濾波器的輸出端與基線估計(jì)模塊和基線扣除模塊相連，基線扣除模塊的輸出端與峰值提取模塊相連，峰值提取模塊的輸出端與存儲器相連，存儲器經(jīng)外部總線接口與ARM處理器電路相連。
[0007]本發(fā)明還提供了一種上述核素能譜數(shù)字化采集系統(tǒng)的采集方法，包括以下步驟:
(1)放大電路對核探測器輸出的指數(shù)衰減信號的幅值進(jìn)行放大處理，使得放大后的核脈沖信號的峰值等于高速ADC輸入量程的上限；
(2)高速ADC電路對放大后的核脈沖信號進(jìn)行離散化采樣，將核脈沖模擬信號轉(zhuǎn)換為數(shù)字信號輸出至FPGA電路；
(3)FPGA電路接收高速ADC電路輸出的數(shù)字化核脈沖信號，通過其內(nèi)部的二階差分濾波器、梯形濾波器、比較器、過零檢測模塊、基線估計(jì)模塊、峰值采樣模塊獲取其峰幅信息，并將這些峰值信息存儲在內(nèi)部存儲器中；
(4)ARM處理器電路通過FPGA的外部總線接口讀取存儲在FPGA內(nèi)部存儲器中的脈沖峰值信息，并對其進(jìn)行累積從而形成能譜數(shù)據(jù)。
[0008]本發(fā)明核素能譜數(shù)字化采集系統(tǒng)及其采集方法，結(jié)構(gòu)簡單，操作方便，能夠?qū)斎氲暮嗣}沖信號進(jìn)行數(shù)字化采樣和處理，有效降低能譜數(shù)據(jù)中的噪聲，提高核素峰的分辨率。
【附圖說明】
[0009]圖1是本發(fā)明實(shí)施例中的放大電路連接圖。
[0010]圖2是本發(fā)明實(shí)施例中FPGA電路的內(nèi)部原理圖。
[0011]圖3是本發(fā)明實(shí)施例中FPGA電路信號處理示意圖。
【具體實(shí)施方式】
[0012]為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。
[0013]本發(fā)明實(shí)施例提供了一種核素能譜數(shù)字化采集系統(tǒng)，主要由放大電路、高速ADC電路、FPGA電路、ARM處理器電路構(gòu)成，所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，F(xiàn)PGA電路的輸出端與ARM處理器電路相連。
[0014]如圖1所示為放大電路連接圖，其中電阻Rl與電位器R2以及放大器Ul構(gòu)成正向放大電路，所述電阻Rl接放大器Ul的負(fù)極輸入端，電位器R2接在放大器Ul的負(fù)極輸入端和輸出端之間，通過調(diào)整電位器R2的阻值以改變放大電路的方法倍數(shù)，使得放大后的脈沖信號的峰值等于高速ADC輸入量程的上限，電容Cl并聯(lián)在電位器R2的兩端，電容Cl產(chǎn)生的積分效應(yīng)能有效濾除脈沖信號中的高頻噪聲，提高輸出信號的信噪比。
[0015]如圖2所示為FPGA電路的內(nèi)部原理圖。所述FPGA電路包括二階差分濾波器與梯形濾波器，所述二階差分濾波器的輸入端與高速ADC電路的輸出端相連，二階差分濾波器的輸出端經(jīng)比較器與過零檢測模塊相連，過零檢測模塊的輸出端與峰值提取模塊相連，所述梯形濾波器的輸入端與高速ADC電路的輸出端相連，梯形濾波器的輸出端與基線估計(jì)模塊和基線扣除模塊相連，基線扣除模塊的輸出端與峰值提取模塊相連，峰值提取模塊的輸出端與存儲器相連，存儲器經(jīng)外部總線接口與ARM處理器電路相連。
[0016]本實(shí)施例還提供了上述核素能譜數(shù)字化采集系統(tǒng)的采集方法，包括以下步驟:
(I)放大電路對核探測器輸出的指數(shù)衰減信號的幅值進(jìn)行放大處理，通過調(diào)整電位器
R2的阻值以改變放大電路的方法倍數(shù)，使得放大后的脈沖信號的峰值等于高速ADC輸入量程的上限。
[0017](2)高速ADC電路對放大后的核脈沖信號進(jìn)行離散化采樣，將核脈沖模擬信號轉(zhuǎn)換為數(shù)字信號輸出至FPGA電路。
[0018](3)高速ADC電路輸出信號為指數(shù)衰減信號，如圖3a所示。當(dāng)信號進(jìn)入FPGA后分別被送到二階差分濾波器與梯形濾波器中進(jìn)行處理。二階差分濾波器對輸入信號進(jìn)行二階差分處理，其輸出如圖3b所示。該輸出信號通過一個(gè)比較器與特定的閾值進(jìn)行幅值比較，當(dāng)其幅值大于該閾值時(shí)會(huì)使能過零檢測模塊。上述閾值可根據(jù)信噪比和噪聲水平進(jìn)行設(shè)定，閾值應(yīng)略高于噪聲水平，使得噪聲不會(huì)產(chǎn)生誤觸發(fā)信號。當(dāng)過零檢測模塊被使能時(shí)，它會(huì)對二階差分濾波器的輸出信號進(jìn)行過零檢測，并在其過零點(diǎn)處產(chǎn)生一個(gè)觸發(fā)信號，如圖3c所示。梯形濾波器將輸入的指數(shù)脈沖信號轉(zhuǎn)換為一個(gè)梯形信號，如圖3d所示?；€估計(jì)模塊對梯形濾波器輸出的梯形信號進(jìn)行基線估計(jì)，計(jì)算信號的基線值。基線扣除模塊將梯形信號減去基線值以達(dá)到扣除基線的目的，消除基線漂移所帶來的影響。峰值提取模塊對濾除基線后的梯形信號進(jìn)行峰值采樣，峰值采樣的采樣點(diǎn)是將過零檢測模塊輸出的觸發(fā)進(jìn)行延時(shí)，使其處于梯形信號的平頂區(qū)域的中點(diǎn)處，如圖3e所示。采樣得到的峰值能量信息被存儲在FPGA的內(nèi)部存儲器中，存儲器通過外部總線接口與ARM處理器相連接，使得ARM處理器能夠訪問FPGA的內(nèi)部存儲器讀取脈沖峰值信息。
[0019](4) ARM處理器電路通過FPGA的外部總線接口讀取存儲在FPGA內(nèi)部存儲器中的脈沖峰值信息，并對其進(jìn)行累積從而形成能譜數(shù)據(jù)。
[0020]以上所述為本發(fā)明的較佳實(shí)施例而已，但本發(fā)明不局限于該實(shí)施例和附圖所公開的內(nèi)容。
【主權(quán)項(xiàng)】
1.一種核素能譜數(shù)字化采集系統(tǒng)，包括放大電路、高速ADC電路、FPGA電路、ARM處理器電路，其特征是:所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，F(xiàn)PGA電路的輸出端與ARM處理器電路相連；所述FPGA電路包括二階差分濾波器與梯形濾波器，所述二階差分濾波器的輸入端與高速ADC電路的輸出端相連，二階差分濾波器的輸出端經(jīng)比較器與過零檢測模塊相連，過零檢測模塊的輸出端與峰值提取模塊相連，所述梯形濾波器的輸入端與高速ADC電路的輸出端相連，梯形濾波器的輸出端與基線估計(jì)模塊和基線扣除模塊相連，基線扣除模塊的輸出端與峰值提取模塊相連，峰值提取模塊的輸出端與存儲器相連，存儲器經(jīng)外部總線接口與ARM處理器電路相連。
2.根據(jù)權(quán)利要求1所述的核素能譜數(shù)字化采集系統(tǒng)，其特征是:所述放大電路包括電阻Rl與電位器R2以及放大器U1，所述電阻Rl接放大器Ul的負(fù)極輸入端，電位器R2接在放大器Ul的負(fù)極輸入端和輸出端之間，通過調(diào)整電位器R2的阻值以改變放大電路的方法倍數(shù)，使得放大后的脈沖信號的峰值等于高速ADC輸入量程的上限，電容Cl并聯(lián)在電位器R2的兩端，電容Cl產(chǎn)生的積分效應(yīng)能有效濾除脈沖信號中的高頻噪聲，提高輸出信號的信噪比。
3.一種如權(quán)利要求1所述的核素能譜數(shù)字化采集系統(tǒng)的采集方法，其特征是該方法包括以下步驟: (1)放大電路對核探測器輸出的指數(shù)衰減信號的幅值進(jìn)行放大處理，使得放大后的核脈沖信號的峰值等于高速ADC輸入量程的上限； (2)高速ADC電路對放大后的核脈沖信號進(jìn)行離散化采樣，將核脈沖模擬信號轉(zhuǎn)換為數(shù)字信號輸出至FPGA電路； (3)FPGA電路接收高速ADC電路輸出的數(shù)字化核脈沖信號，通過其內(nèi)部的二階差分濾波器、梯形濾波器、比較器、過零檢測模塊、基線估計(jì)模塊、峰值采樣模塊獲取其峰幅信息，并將這些峰值信息存儲在內(nèi)部存儲器中； (4)ARM處理器電路通過FPGA的外部總線接口讀取存儲在FPGA內(nèi)部存儲器中的脈沖峰值信息，并對其進(jìn)行累積從而形成能譜數(shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的采集方法，其特征是步驟(3)中獲取數(shù)字化核脈沖信號峰幅信息的具體操作為: 步驟一，高速ADC電路的輸出信號為指數(shù)衰減信號，當(dāng)信號進(jìn)入FPGA后分別被送到二階差分濾波器與梯形濾波器中進(jìn)行處理； 步驟二，二階差分濾波器對輸入信號進(jìn)行二階差分處理，其輸出信號通過一個(gè)比較器與特定的閾值進(jìn)行幅值比較，當(dāng)其幅值大于該閾值時(shí)會(huì)使能過零檢測模塊，當(dāng)過零檢測模塊被使能時(shí)，它會(huì)對二階差分濾波器的輸出信號進(jìn)行過零檢測，并在其過零點(diǎn)處產(chǎn)生一個(gè)觸發(fā)信號； 步驟三，梯形濾波器將輸入的指數(shù)衰減信號轉(zhuǎn)換為一個(gè)梯形信號，基線估計(jì)模塊對梯形濾波器輸出的梯形信號進(jìn)行基線估計(jì)，計(jì)算信號的基線值，基線扣除模塊將梯形信號減去基線值以達(dá)到扣除基線的目的，消除基線漂移所帶來的影響； 步驟四，峰值提取模塊對濾除基線后的梯形信號進(jìn)行峰值采樣，峰值采樣的采樣點(diǎn)是將過零檢測模塊輸出的觸發(fā)進(jìn)行延時(shí)，使其處于梯形信號的平頂區(qū)域的中點(diǎn)處，采樣得到的峰值能量信息被存儲在FPGA的內(nèi)部存儲器中。
【專利摘要】本發(fā)明涉及核輻射探測技術(shù)領(lǐng)域，提供一種核素能譜數(shù)字化采集系統(tǒng)及其采集方法，該系統(tǒng)包括放大電路、高速ADC電路、FPGA電路、ARM處理器電路，所述放大電路的輸出端與高速ADC電路相連，高速ADC電路的輸出端與FPGA電路相連，F(xiàn)PGA電路的輸出端與ARM處理器電路相連。本發(fā)明能夠?qū)斎氲暮嗣}沖信號進(jìn)行數(shù)字化采樣和處理，降低能譜數(shù)據(jù)中的噪聲，提高核素峰的分辨率。
【IPC分類】G01T1-36
【公開號】CN104614756
【申請?zhí)枴緾N201510025153
【發(fā)明人】畢明德, 程翀, 廖武, 代傳波, 左亮周, 劉舜, 羅鵬, 張磊
【申請人】中國船舶重工集團(tuán)公司第七一九研究所
【公開日】2015年5月13日
【申請日】2015年1月19日