基于hotlink的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納的制作方法
【專利摘要】本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納包括多條聲陣段和一條數(shù)字段，所述多條聲陣段并聯(lián)后與所述數(shù)字段連接，形成星型拓?fù)浣Y(jié)構(gòu)。本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納采用模塊化設(shè)計(jì)，混合型拓?fù)浣Y(jié)構(gòu)，提高了聲納的靈活性、可擴(kuò)展性和通用性。
【專利說明】基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)字式聲納，具體涉及一種基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納。
【背景技術(shù)】
[0002]隨著數(shù)字式聲納系統(tǒng)的發(fā)展，新產(chǎn)品研制周期的縮短，其硬件的靈活性、可擴(kuò)展性、通用性以及大數(shù)據(jù)量的傳輸成為聲納設(shè)計(jì)的重要課題。另外，聲納基陣的體積和重量要求越來越小。因此，硬件部分的小型化、模塊化設(shè)計(jì)是非常有必要的。
[0003]串行數(shù)據(jù)傳輸可以實(shí)現(xiàn)長距離高速通信，且電纜線少、成本低。HOTLINK技術(shù)是CYPRESS公司提供的一種高速背板串行數(shù)據(jù)傳輸技術(shù)，最高傳輸率可以達(dá)到200Mbps，支持多種傳輸接口，如雙絞線、同軸、光纖，且硬件結(jié)構(gòu)簡單，適合作為聲納濕端數(shù)據(jù)的編碼電路。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，采用模塊化設(shè)計(jì)，混合型拓?fù)浣Y(jié)構(gòu)，提高了聲納的靈活性、可擴(kuò)展性和通用性。
[0005]為了達(dá)到上述的目的，本發(fā)明提供一種基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，包括多條聲陣段和一條數(shù)字段，所述多條聲陣段并聯(lián)后與所述數(shù)字段連接，形成星型拓?fù)浣Y(jié)構(gòu)。
[0006]上述基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其中，所述聲陣段包括多個采集傳輸模塊，所述多個采集傳輸模塊級聯(lián)后與所述數(shù)字段連接。
[0007]上述基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其中，所述采集傳輸模塊包括數(shù)字信號處理器、第一復(fù)雜可編程邏輯器件、第一輸入解碼芯片、第一輸出解碼芯片、第一均衡器、模數(shù)采集芯片和第一耦合器；所述數(shù)字信號處理器的數(shù)據(jù)線與所述模數(shù)采集芯片的數(shù)據(jù)線連接；所述數(shù)字信號處理器的地址線與所述第一復(fù)雜可編程邏輯器件的連接；所述第一均衡器的輸入端通過數(shù)據(jù)輸入輸出插座與輸入電纜連接，所述第一均衡器的輸出端與所述第一輸入解碼芯片連接；所述第一輸入解碼芯片與所述第一輸出解碼芯片連接；所述第一輸出解碼芯片經(jīng)所述第一耦合器與輸出電纜連接；所述第一輸入解碼芯片和所述第一輸出解碼芯片均與所述數(shù)字信號處理器連接。
[0008]上述基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其中，所述第一輸入解碼芯片和第一輸出解碼芯片均采用CY7C924解碼芯片，所述第一均衡器采用CLC014均衡器。
[0009]上述基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其中，所述數(shù)字段包括同步控制模塊，所述同步控制模塊與所述采集傳輸模塊連接。
[0010]上述基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其中，所述同步控制模塊包括第二復(fù)雜可編程邏輯器件、存儲芯片、多片第二輸入解碼芯片、第二輸出解碼芯片、第二耦合器和第二均衡器；所述第二復(fù)雜可編程邏輯器件通過I/o引腳與所述多片第二輸入解碼芯片及第二輸出解碼芯片的控制線連接；所述存儲芯片的輸入端通過數(shù)據(jù)線分別與多片所述第二輸入解碼芯片連接，所述存儲芯片的輸出端與所述第二輸出解碼芯片連接；所述多片第二輸入解碼芯片分別與所述第二輸出解碼芯片連接；所述第二均衡器分別與多片所述第二輸入解碼芯片連接；所述第二輸出解碼芯片經(jīng)所述第二耦合器與輸出電纜連接。
[0011]上述基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其中，所述存儲芯片為FIFO存儲芯片，所述第二均衡器采用CLC014均衡器，所述第二輸入解碼芯片和第二輸出解碼芯片均采用CY7C924解碼芯片。
[0012]本發(fā)明的的優(yōu)點(diǎn)在于:
1、小型化:采用模塊化設(shè)計(jì)，單個24路采集傳輸模塊尺寸為88*45mm；
2、靈活性:采集傳輸模塊可以單個使用，也可以級聯(lián)起來使用；可以兩個級聯(lián)，也可以多個級聯(lián)；如系統(tǒng)較復(fù)雜，通道數(shù)很多可以配合同步控制模塊使用，如通道數(shù)較少可以單獨(dú)使用而不需要同步控制模塊；
3、通用性:采樣率，采樣通道數(shù)可以通過軟件設(shè)置；
4、可拓展性:在傳輸介質(zhì)帶寬允許下，可以任意拓展采樣通道數(shù)和采樣率；
5、系統(tǒng)結(jié)構(gòu)簡單，由于采用大規(guī)模集成芯片，簡化了系統(tǒng)設(shè)計(jì)。
【專利附圖】

【附圖說明】
[0013]本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納由以下的實(shí)施例及附圖給出。
[0014]圖1是本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納的示意圖。
[0015]圖2是本發(fā)明中采集傳輸模塊的結(jié)構(gòu)示意圖。
[0016]圖3是本發(fā)明中同步控制模塊的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0017]以下將結(jié)合圖1?圖3對本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納作進(jìn)一步的詳細(xì)描述。
[0018]本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納包括多條聲陣段和一條數(shù)字段，所述多條聲陣段并聯(lián)后與所述數(shù)字段連接，形成星型拓?fù)浣Y(jié)構(gòu)。
[0019]多條聲陣段之間采用并聯(lián)型拓?fù)浣Y(jié)構(gòu)，使聲陣段具有可互換性，有利于減少設(shè)計(jì)開發(fā)的種類、批量生產(chǎn)、故障的診斷和維護(hù)，可以減少備件的種類；聲陣段與數(shù)字段之間采用星型拓?fù)浣Y(jié)構(gòu)，層次分明，有利于故障診斷，縮短維修周期；本發(fā)明混合型拓?fù)浣Y(jié)構(gòu)大大提高了數(shù)字式聲納的靈活性、可擴(kuò)展性和通用性。
[0020]現(xiàn)以一具體實(shí)施例詳細(xì)說明本發(fā)明的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納:
參見圖1，本實(shí)施例的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納包含4條聲陣段100和一條數(shù)字段200，所述4條聲陣段100均與所述數(shù)字段200連接，所述4條聲陣段100是并聯(lián)的，所述4條聲陣段100與所述數(shù)字段200之間形成星型拓?fù)浣Y(jié)構(gòu)。每條聲陣段100的結(jié)構(gòu)都相同，圖1只對其中一條做了詳細(xì)說明。
[0021]繼續(xù)參見圖1，所述聲陣段100包括多個采集傳輸模塊110，所述多個采集傳輸模塊Iio級聯(lián)后與所述數(shù)字段200連接，每個所述采集傳輸模塊110的采樣通道數(shù)和采樣率可通過軟件設(shè)置，本實(shí)施例中，每個所述采集傳輸模塊110的采樣通道數(shù)設(shè)為24道，24道數(shù)據(jù)由24個水聽器120采集，水聽器120采集的水聽器信號經(jīng)前置放大器130放大、后置放大器140濾波后輸入至所述采集傳輸模塊110，所述采集傳輸模塊110還采集非聲傳感器(例如姿態(tài)傳感器150和壓力傳感器160)傳輸來的信號；當(dāng)采樣通道數(shù)較多時，配合同步控制模塊使用，同步控制模塊設(shè)置在所述數(shù)字段200內(nèi)，多個采集傳輸模塊110級聯(lián)后與所述數(shù)字段200的同步控制模塊連接，所述同步控制模塊向4條所述聲陣段100輸送同步采樣控制信號，控制4條所述聲陣段100中所有采集傳輸模塊110同步采樣，所有采集傳輸模塊110的編碼信號同步輸送到所述數(shù)字段200，在所述數(shù)字段200中匯總并轉(zhuǎn)發(fā)到上一級(轉(zhuǎn)接段，圖1中未示)。
[0022]參見圖2，所述采集傳輸模塊110包括數(shù)字信號處理器(Digital SignalProcessor, DSP) 111、第一復(fù)雜可編程邏輯器件(Complex Programmable Logic Device,CPLD ) 112、第一輸入解碼芯片113、第一輸出解碼芯片114、第一均衡器115、模數(shù)米集芯片116和第一稱合器117,所述第一輸入解碼芯片113和第一輸出解碼芯片114均米用CY7C924解碼芯片(用作輸入使用時稱為輸入解碼芯片，用作輸出使用時稱為輸出解碼芯片)，所述第一均衡器115采用CLC014均衡器；
所述數(shù)字信號處理器111的數(shù)據(jù)線與所述模數(shù)采集芯片116的數(shù)據(jù)線連接；
所述數(shù)字信號處理器111的地址線與所述第一復(fù)雜可編程邏輯器件112的連接；
所述第一均衡器115的輸入端通過數(shù)據(jù)輸入輸出插座與輸入電纜連接，經(jīng)所述后置放大器140濾波處理的水聽器信號由所述輸入電纜輸入至所述采集傳輸模塊110，所述第一均衡器115的輸出端與所述第一輸入解碼芯片113連接；
所述第一輸入解碼芯片113與所述第一輸出解碼芯片114連接；
所述第一輸出解碼芯片114經(jīng)所述第一耦合器117與輸出電纜連接，所述采集傳輸模塊110輸出的編碼信號由所述輸出電纜輸出；
所述第一輸入解碼芯片113和所述第一輸出解碼芯片114均與所述數(shù)字信號處理器111連接。
[0023]參見圖3，所述同步控制模塊包括第二復(fù)雜可編程邏輯器件201、存儲芯片202、4片第二輸入解碼芯片203、第二輸出解碼芯片204、第二耦合器205和第二均衡器206，所述存儲芯片202為FIFO存儲芯片，所述第二均衡器206采用CLC014均衡器，所述4片第二輸入解碼芯片203和第二輸出解碼芯片204均采用CY7C924解碼芯片；
所述第二復(fù)雜可編程邏輯器件201通過1/0引腳與所述4片第二輸入解碼芯片203及第二輸出解碼芯片204的控制線連接；
所述存儲芯片202的輸入端通過數(shù)據(jù)線分別與4片所述第二輸入解碼芯片203連接，所述存儲芯片202的輸出端與所述第二輸出解碼芯片204連接；
所述4片第二輸入解碼芯片203分別與所述第二輸出解碼芯片204連接；
所述第二均衡器206分別與4片所述第二輸入解碼芯片203連接；
所述第二輸出解碼芯片204經(jīng)所述第二耦合器205與輸出電纜連接。
[0024]本實(shí)施例采用的CY7C924解碼芯片在一個100腳TQFP封裝的芯片中集成了數(shù)據(jù)發(fā)送、接收、緩沖功能和連接自檢測功能，采用單5伏電源供電，可以方便的應(yīng)用于點(diǎn)到點(diǎn)、點(diǎn)到域或環(huán)鏈數(shù)據(jù)通信，可以在串行鏈路(光纖，平衡或非平衡的銅傳輸線)上實(shí)現(xiàn)高速信號傳輸。CY7C924解碼芯片的發(fā)送部分接收可變位寬的并行數(shù)據(jù)將其轉(zhuǎn)換成串行數(shù)據(jù)，CY7C924解碼芯片的接收部分接收串行數(shù)據(jù)然后將之轉(zhuǎn)換為可變位寬的并行數(shù)據(jù)。
[0025]CY7C924解碼芯片的發(fā)送部分可在每個時鐘周期里接收8位或10位的字符，并將這些并行數(shù)據(jù)存入發(fā)送FIFO中，然后數(shù)據(jù)從發(fā)送FIFO中讀出，并通過8位或10位編碼器編碼以提高串行傳輸特性，這些被編碼的字符經(jīng)過串行化，經(jīng)由兩個PECL兼容的差分傳輸線驅(qū)動器輸出，位速率將是字符速率的10倍或12倍；CY7C924解碼芯片的接收部分接收來自兩個PECL兼容差分驅(qū)動接口之一的位數(shù)據(jù)流，使用內(nèi)部集成的時鐘同步器恢復(fù)時序信息來重建數(shù)據(jù)，被恢復(fù)的位數(shù)據(jù)流被反串行化、調(diào)幀成字符、8位或10位解碼、檢查傳輸錯誤，然后存入接收FIFO中，提交給目標(biāo)主機(jī)系統(tǒng)；CY7C924解碼芯片的TTL并口可配置成FIFO或者流水線寄存器的形式，F(xiàn)IFO配置適合于8位或10位的異步數(shù)據(jù)傳輸，自帶的自檢測模式發(fā)生器和檢測器能在系統(tǒng)全速運(yùn)行狀態(tài)下檢測收發(fā)電路的狀態(tài)。
[0026]本實(shí)施例中，CY7C924解碼芯片可以通過時鐘和引腳設(shè)置工作在200M以內(nèi)任何頻率，頻率和傳輸距離成反比，因此，在能滿足數(shù)據(jù)量要求的情況下盡可能使用較低頻率可以獲得穩(wěn)定的性能，每個聲陣段中其他模塊與采集傳輸模塊以100M速度級聯(lián)，數(shù)字段以200M速度將信號送給轉(zhuǎn)接段。
[0027]在聲陣段中的，CY7C924解碼芯片的接收、發(fā)送數(shù)據(jù)總線分別與DSP的數(shù)據(jù)總線連接進(jìn)行分時復(fù)用，而其串行輸入、輸出口連接在整個傳輸鏈路中。每個模塊不僅從串行鏈路中接收到由上游模塊送來的數(shù)據(jù)并進(jìn)行轉(zhuǎn)發(fā)，而且還要把本地數(shù)據(jù)發(fā)送出去，各個模塊接收到數(shù)字段發(fā)出的同步時鐘后，按照自己處在的位置由DSP判斷并給出相應(yīng)動作，從而完成4個模塊的級聯(lián)。
[0028]在數(shù)字段中，共有5片CY7C924解碼芯片，其中4片的接收數(shù)據(jù)總線與I片的發(fā)送數(shù)據(jù)總線連接進(jìn)行分時復(fù)用，通過CPLD控制其時序。通過RXEN信號依次將接收FIFO中的數(shù)據(jù)送到發(fā)送FIFO中，同時CPLD給出總同步信號，控制整個時序。
【權(quán)利要求】
1.一種基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，包括多條聲陣段和一條數(shù)字段，所述多條聲陣段并聯(lián)后與所述數(shù)字段連接，形成星型拓?fù)浣Y(jié)構(gòu)。
2.如權(quán)利要求1所述的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，所述聲陣段包括多個采集傳輸模塊，所述多個采集傳輸模塊級聯(lián)后與所述數(shù)字段連接。
3.如權(quán)利要求2所述的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，所述采集傳輸模塊包括數(shù)字信號處理器、第一復(fù)雜可編程邏輯器件、第一輸入解碼芯片、第一輸出解碼芯片、第一均衡器、模數(shù)米集芯片和第一稱合器； 所述數(shù)字信號處理器的數(shù)據(jù)線與所述模數(shù)采集芯片的數(shù)據(jù)線連接； 所述數(shù)字信號處理器的地址線與所述第一復(fù)雜可編程邏輯器件的連接； 所述第一均衡器的輸入端通過數(shù)據(jù)輸入輸出插座與輸入電纜連接，所述第一均衡器的輸出端與所述第一輸入解碼芯片連接； 所述第一輸入解碼芯片與所述第一輸出解碼芯片連接； 所述第一輸出解碼芯片經(jīng)所述第一耦合器與輸出電纜連接； 所述第一輸入解碼芯片和所述第一輸出解碼芯片均與所述數(shù)字信號處理器連接。
4.如權(quán)利要求3所述的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，所述第一輸入解碼芯片和第一輸出解碼芯片均采用CY7C924解碼芯片，所述第一均衡器采用CLCO14均衡器。
5.如權(quán)利要求2所述的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，所述數(shù)字段包括同步控制模塊，所述同步控制模塊與所述采集傳輸模塊連接。
6.如權(quán)利要求5所述的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，所述同步控制模塊包括第二復(fù)雜可編程邏輯器件、存儲芯片、多片第二輸入解碼芯片、第二輸出解碼芯片、第二耦合器和第二均衡器； 所述第二復(fù)雜可編程邏輯器件通過I/o引腳與所述多片第二輸入解碼芯片及第二輸出解碼芯片的控制線連接； 所述存儲芯片的輸入端通過數(shù)據(jù)線分別與多片所述第二輸入解碼芯片連接，所述存儲芯片的輸出端與所述第二輸出解碼芯片連接； 所述多片第二輸入解碼芯片分別與所述第二輸出解碼芯片連接； 所述第二均衡器分別與多片所述第二輸入解碼芯片連接； 所述第二輸出解碼芯片經(jīng)所述第二耦合器與輸出電纜連接。
7.如權(quán)利要求6所述的基于HOTLINK的混合型高速數(shù)據(jù)傳輸數(shù)字式聲納，其特征在于，所述存儲芯片為FIFO存儲芯片，所述第二均衡器采用CLC014均衡器，所述第二輸入解碼芯片和第二輸出解碼芯片均采用CY7C924解碼芯片。
【文檔編號】G01S15/00GK103544828SQ201210240475
【公開日】2014年1月29日 申請日期:2012年7月12日 優(yōu)先權(quán)日:2012年7月12日
【發(fā)明者】尹子源 申請人:中國船舶重工集團(tuán)公司第七二六研究所