專利名稱：片上系統(tǒng)中高速超寬總線故障測試系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種片上系統(tǒng)(SoC，System on a Chip)故障測試系統(tǒng)和方法，特別是一種可重復(fù)應(yīng)用于片上系統(tǒng)中高速超寬總線故障測試的系統(tǒng)和方法。
背景技術(shù)：
隨著IP (Intellectual Property)核復(fù)用設(shè)計(jì)方法的廣泛應(yīng)用，集成電路的設(shè)計(jì)規(guī)模和實(shí)現(xiàn)功能有了一個突變，由原來的專用功能VLSI (Very Large Scale Integration Circuit)發(fā)展到目前的片上系統(tǒng)(SoC，System on a Chip)。同時(shí)，伴隨著CMOS工藝技術(shù)的迅猛發(fā)展，集成電路設(shè)計(jì)與制造迎來了納米級工藝的時(shí)代，大量SoC開始被設(shè)計(jì)為更大規(guī)模的多處理器和大存儲空間形式。多處理器架構(gòu)可以使大量的信息處理實(shí)現(xiàn)并行化，進(jìn)而大大提高系統(tǒng)的實(shí)時(shí)性；大存儲空間使被處理信息在SoC片內(nèi)就得以緩存與保存，避免了使用片外存儲空間所需消耗的總線引腳開銷和信號時(shí)延開銷等降低系統(tǒng)性能的問題。為有效提升整個SoC的性能，及有效降低原始電路的設(shè)計(jì)冗余率，大量多處理器、 大存儲空間形式的SoC在片內(nèi)采用了超寬總線設(shè)計(jì)。如以圖形處理器SoC為例，超寬總線設(shè)計(jì)成為直接影響該類芯片整體性能的一個非常關(guān)鍵的部件。這些圖形處理器SoC為提高數(shù)據(jù)吞吐率往往使用超寬的256 bit/512 bit/1024 bit總線結(jié)構(gòu)，甚至已有4096 bit超寬總線在實(shí)際的研發(fā)中被應(yīng)用。眾所周知，在深亞微米工藝下，由于耦合電容、電感等寄生元件所起作用愈發(fā)明顯，其使得SoC中超寬總線上的信號完整性故障成為不容忽視的問題。當(dāng)SoC設(shè)計(jì)工藝達(dá)到納米級、工作時(shí)鐘頻率提升至GHz級時(shí)，高速超寬總線上的信號完整性故障更為嚴(yán)重，并已成為直接影響SoC功能正確性與可靠性的重要因素。隨著高速超寬總線應(yīng)用范圍的日益廣泛，高速超寬總線的地位不斷提升。由于工藝尺寸的不斷減小，超寬總線在物理實(shí)現(xiàn)的過程中，面臨著諸多的要求總線的位數(shù)急劇增長、金屬線寬度的變窄、布線過程中基于面積因素考慮下的線間距離的不斷變小，這些都使得SoC中高速超寬總線間的信號完整性故障測試成為不容忽視的問題。目前相關(guān)研究領(lǐng)域中主要是針對SoC IP核核間連線上的信號完整性故障，對SoC 總線結(jié)構(gòu)中的信號完整性故障考慮的并不多，對納米級SoC中高速超寬總線上的信號完整性故障考慮的則更少。另一方面，大量的研究工作僅針對信號完整性故障，基本不考慮傳統(tǒng)型的固定邏輯值故障，很少有將信號完整性故障和固定邏輯值故障同時(shí)進(jìn)行研究考慮的方案。本發(fā)明提出一種片上系統(tǒng)中高速超寬總線故障測試系統(tǒng)和方法，它包含有為完善片上系統(tǒng)可測試性而增加的電路和基于此電路運(yùn)行的測試流程。采用本發(fā)明，可以完成對片上系統(tǒng)中各種類型高速超寬總線上信號完整性故障和固定邏輯值故障的統(tǒng)一檢測。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對已有技術(shù)存在的缺陷提供一種片上系統(tǒng)中高速超寬總線故障測試系統(tǒng)和方法。其電路結(jié)構(gòu)簡單，測試流程簡捷，適用于各種片上系統(tǒng)中的高速超寬總線故障測試。為達(dá)上述目的，本發(fā)明采用下述技術(shù)方案
一種片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，能用于完成片上系統(tǒng)中不同類型高速超寬總線的測試；它是為完善片上系統(tǒng)可測試性而增加的電路，其電路由一個測試訪問通道組(1)、六條測試鏈路(2. 1、2. 2、2. 3、2. 4、2. 5、2. 6)和一組高速超寬總線測試控制線(3) 組成，其特征在于所述測試訪問通道組(1)有一組外接測試訪問通道信號輸入引腳(TCI) 和一組外接測試訪問通道信號輸出引腳(TC0)，而在片內(nèi)輸出分別連接各種類型高速超寬總線的所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6);每一所述測試鏈路(2)根據(jù)類型不同分別與高速超寬總線CPU端或高速超寬總線終端相連接，并在片內(nèi)連接所述高速超寬總線測試控制線(3);所述高速超寬總線測試控制線(3)有一個外接高速超寬總線測試使能信號輸入引腳(TEN)、一個外接高速超寬總線測試時(shí)鐘信號輸入引腳(TCLK)和一個外接雙向型測試單元功能端口方向切換控制信號輸入引腳(BI0C)，而在片內(nèi)輸出連接各個所述測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)。上述的測試訪問通道組(1)共由三根測試訪問輸入總線和三根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問通道信號輸入引腳(TCI)，每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引腳(TCO)；所述六條測試鏈路(2. 1、 2. 2,2. 3,2. 4,2. 5,2. 6)分別為由高速超寬總線CPU端輸入型測試單元構(gòu)成的第一測試鏈路(2. 1)、由高速超寬總線終端輸出型測試單元構(gòu)成的第二測試鏈路(2. 2)、由高速超寬總線CPU端輸出型測試單元構(gòu)成的第三測試鏈路(2. 3)、由高速超寬總線終端輸入型測試單元構(gòu)成的第四測試鏈路(2. 4)、由高速超寬總線CPU端雙向型測試單元構(gòu)成的第五測試鏈路(2. 5)和由高速超寬總線終端雙向型測試單元構(gòu)成的第六測試鏈路(2. 6)。在片內(nèi)，測試訪問輸入總線與第一測試鏈路(2. 1)、第二測試鏈路(2. 4)、第五測試鏈路(2. 5)和第六測試鏈路(2. 6)相連接；測試訪問輸出總線與第二測試鏈路(2. 2)、第三測試鏈路(2. 3)、第五測試鏈路(2. 5)和第六測試鏈路(2. 6)相連接。上述的第一測試鏈路(2. 1)由《個高速超寬總線CPU端輸入型測試單元ci構(gòu)成， 其中， 為SoC中CPU輸出總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk;在測試鏈路中，高速超寬總線CPU端輸入型測試單元Ci1有一個連接CPU輸出總線的高速超寬總線CPU 端輸入型測試單元功能信號輸入端口 bcili、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcoli和一個連接測試訪問輸入總線TCI1的高速超寬總線CPU端輸入型測試單元測試信號輸入端口 Scil1,在單元外輸出連接高速超寬總線和后續(xù)一個高速超寬總線CPU端輸入型測試單元Ci2 ；后續(xù)高速超寬總線CPU端輸入型測試單元Ci2有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口 bcil2、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcol2和一個連接前一個高速超寬總線CPU端輸入型測試單元Ci1中高速超寬總線CPU端輸入型測試單元測試信號輸出端口 Scol1的高速超寬總線CPU端輸入型測試單元測試信號輸入端口 Scil2，在單元外輸出連接高速超寬總線和后續(xù)一個高速超寬總線CPU端輸入型測試單元；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元c厶；本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元Cim的高速超寬總線CPU端輸入型測試單元測試信號輸出端口可懸空不接。上述的高速超寬總線CPU端輸入型測試單元ci是由一個D觸發(fā)器F1和一個二選一選擇器禮組成；連接方式D觸發(fā)器F1有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk、 一個高速超寬總線CPU端輸入型測試單元測試信號輸入端口 sci 1，一個高速超寬總線CPU 端輸入型測試單元測試信號輸出端口 scol，在單元內(nèi)輸出連接二選一選擇器M1的輸入端； 二選一選擇器M1有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線CPU 端輸入型測試單元功能信號輸入端口 bcil和一個高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcol。上述的第二測試鏈路(2. 2)由 個高速超寬總線終端輸出型測試單元to構(gòu)成，其中， 為SoC中CPU輸出總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中， 高速超寬總線終端輸出型測試單元tox有一個連接高速超寬總線的高速超寬總線終端輸出型測試單元功能輸入端口 bti I1和一個連接測試訪問輸出總線TCO1的高速超寬總線終端輸出型測試單元測試信號輸出端口 Stol1 ；后續(xù)高速超寬總線終端輸出型測試單元有一個連接高速超寬總線的高速超寬總線終端輸出型測試單元功能輸入端口 btil2和一個連接前一個高速超寬總線終端輸出型測試單元tox中高速超寬總線終端輸出型測試單元測試信號輸入端口 Stil1的高速超寬總線終端輸出型測試單元測試信號輸出端口 Stol2，如此重復(fù)， 直至本條測試鏈路中最后一個高速超寬總線終端輸出型測試單元toffi，本條測試鏈路中最后一個高速超寬總線終端輸出型測試單元tom的高速超寬總線終端輸出型測試單元測試信號輸入端口可懸空不接。上述的高速超寬總線終端輸出型測試單元to是由一個二選一選擇器M2和一個D 觸發(fā)器F2組成；連接方式二選一選擇器M2有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線終端輸出型測試單元功能信號輸入端口 btil和一個高速超寬總線終端輸出型測試單元測試信號輸入端口 stil，在單元內(nèi)輸出連接D觸發(fā)器F2的數(shù)據(jù)輸入端口 D ；D觸發(fā)器F2有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線終端輸出型測試單元測試信號輸出端口 stol。上述的第三測試鏈路(2. 3)由/7個高速超寬總線CPU端輸出型測試單元⑶構(gòu)成， 其中/7為SoC中CPU輸入總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中， 高速超寬總線CPU端輸出型測試單元有一個連接高速超寬總線的高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2i、一個連接CPU輸入總線的高速超寬總線CPU端輸出型測試單元功能信號輸出端口 Ixx^1和一個連接測試訪問輸出總線TCO2的高速超寬總線CPU端輸出型測試單元測試信號輸出端口 scoA ；后續(xù)高速超寬總線CPU端輸出型測試單元⑶2有一個連接高速超寬總線的高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci22、一個連接CPU輸入總線的高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bco22和一個連接前一個高速超寬總線CPU端輸出型測試單元中高速超寬總線CPU端輸出型測試單元測試信號輸入端口 Sc^1的高速超寬總線CPU端輸出型測試單元測試信號輸出端口 scol ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端輸出型測試單元《ν本條測試鏈路中最后一個高速超寬總線CPU端輸出型測試單元的高速超寬總線CPU端輸出型測試單元測試信號輸入端口可懸空不接。上述的高速超寬總線CPU端輸出型測試單元⑶是由一個二選一選擇器M3和一個 D觸發(fā)器F3組成；連接方式二選一選擇器M3有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2和一個高速超寬總線CPU端輸出型測試單元測試信號輸入端口 sci2，在單元內(nèi)輸出連接D觸發(fā)器F3的數(shù)據(jù)輸入端口 D ；D觸發(fā)器F3有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線CPU端輸出型測試單元測試信號輸出端口 sco2 ；高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2在單元內(nèi)直接連接高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bco2。上述的第四測試鏈路(2. 4)由/7個高速超寬總線終端輸入型測試單元ti構(gòu)成，其中/7為SoC中CPU輸入總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中，高速超寬總線終端輸入型測試單元tix有一個連接高速超寬總線的高速超寬總線終端輸入型測試單元功能信號輸出端口 bto2dP—個連接測試訪問輸入總線TCI2的高速超寬總線終端輸入型測試單元測試信號輸入端口 sti2i，單元外輸出連接后續(xù)高速超寬總線終端輸入型測試單元ii2;后續(xù)高速超寬總線終端輸入型測試單元ii2有一個連接高速超寬總線的高速超寬總線終端輸入型測試單元功能信號輸出端口 bto22和一個連接前一個高速超寬總線終端輸入型測試單元tix中高速超寬總線終端輸入型測試單元測試信號輸出端口 StC^1的高速超寬總線終端輸入型測試單元測試信號輸入端口 sti22，單元外輸出連接后續(xù)高速超寬總線終端輸入型測試單元；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端輸入型測試單元 厶，本條測試鏈路中最后一個高速超寬總線終端輸入型測試單元tin的高速超寬總線終端輸入型測試單元測試信號輸出端口可懸空不接。上述的由高速超寬總線終端輸入型測試單元ti是由一個D觸發(fā)器F4和一個高電平有效的三態(tài)門E1組成；連接方式D觸發(fā)器F4有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk、一個高速超寬總線終端輸入型測試單元測試信號輸入端口 sti2和一個高速超寬總線終端輸入型測試單元測試信號輸出端口 sto2，在單元內(nèi)輸出連接高電平有效的三態(tài)門 E1的輸入端口 ；高電平有效的三態(tài)門E1有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線終端輸入型測試單元功能信號輸出端口 bto2。上述的第五測試鏈路(2. 5)由一個低電平有效三態(tài)門Lp A個高速超寬總線CPU 端雙向型測試單元cio和一個高電平有效三態(tài)門H1構(gòu)成，其中A為SoC中CPU雙向總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc ；在測試鏈路中，低電平有效三態(tài)門L1有一個連接測試訪問通道輸入總線 TCI3的輸入端，一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接高速超寬總線CPU端雙向型測試單元Cio1中高速超寬總線CPU端雙向型測試單元測試信號輸入端口 Sci3i的輸出端口 ；高速超寬總線CPU端雙向型測試單元 Ciol有一個連接CPU雙向總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 I3Ciol1和一個連接高速超寬總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口bcic^i，單元外輸出連接后續(xù)高速超寬總線CPU端雙向型測試單元Cio2;后續(xù)高速超寬總線 CPU端雙向型測試單元Cio2有一個連接CPU雙向總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol2、一個連接高速超寬總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio22和一個連接前一個高速超寬總線CPU端雙向型測試單元Cio1 中高速超寬總線CPU端雙向型測試單元測試信號輸出端口 Scc^1的高速超寬總線CPU端雙向型測試單元測試信號輸入端sci32 ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端雙向型測試單元Cioi,本條測試鏈路中最后一個高速超寬總線CPU端雙向型測試單元Cioi的高速超寬總線CPU端雙向型測試單元測試信號輸出端口 ％03^連接高電平有效三態(tài)門H1的輸入端；高電平有效三態(tài)門H1有一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接測試訪問通道輸出總線TCO3的輸出端。上述的高速超寬總線CPU端雙向型測試單元cio是由一個與門A1、兩個二選一選擇器M4、M5、一個D觸發(fā)器F5、兩個低電平有效三態(tài)門GpG2和兩個高電平有效三態(tài)門E2、E3 組成；連接方式與門A1有一個高速超寬總線測試使能信號輸入端口 ten和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc，在單元內(nèi)輸出連接二選一選擇器M4的選擇控制端；二選一選擇器M4有一個高速超寬總線CPU端雙向型測試單元測試信號輸入端口 sci3,在單元內(nèi)輸出連接D觸發(fā)器F5的數(shù)據(jù)輸入端D ；D觸發(fā)器F5有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線CPU端雙向型測試單元測試信號輸出端口 sco3，在單元內(nèi)輸出連接二選一選擇器M5的輸入端；二選一選擇器M5有一個高速超寬總線測試使能信號輸入端口 ten，在單元內(nèi)輸出連接低電平有效三態(tài)門G2和高電平有效三態(tài)門 E3的輸入端；低電平有效三態(tài)門G1有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol，在單元內(nèi)輸出連接二選一選擇器M4和M5的輸入端；高電平有效三態(tài)門E2有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio2，在單元內(nèi)輸出連接二選一選擇器禮和M5的輸入端；低電平有效三態(tài)門G2有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio2，在單元內(nèi)輸出連接高電平有效三態(tài)門 E2的輸入端；高電平有效三態(tài)門E3有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol，在單元內(nèi)輸出連接低電平有效三態(tài)門G1的輸入端。上述的第六測試鏈路(2. 6)由一個低電平有效三態(tài)門L2、k個高速超寬總線終端雙向型測試單元tio和一個高電平有效三態(tài)門H2構(gòu)成，其中A為SoC中CPU雙向總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc ；在測試鏈路中，低電平有效三態(tài)門L2有一個連接測試訪問通道輸出總線 TCO3W輸出端、一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接高速超寬總線終端雙向型測試單元^o1中高速超寬總線終端雙向型測試單元測試信號輸出端口 Stc^1的輸入端；高速超寬總線終端雙向型測試單元ti0l有一個連接高速超寬總線的高速超寬總線終端雙向型測試單元功能信號雙向端口 bti0l ；后續(xù)高速超寬總線終端雙向型測試單元tio2有一個連接高速超寬總線的高速超寬總線終端雙向型測試單元功能信號雙向端口 btio2和一個連接前一個高速超寬總線終端雙向型測試單元 Hol中高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3i的高速超寬總線終端雙向型測試單元測試信號輸出端stol ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端雙向型測試單元ii^，本條測試鏈路中最后一個高速超寬總線終端雙向型測試單元 tiok的高速超寬總線終端雙向型測試單元測試信號輸入端口 stil連接一個高電平有效三態(tài)門吐的輸出端；高電平有效三態(tài)門吐有一個連接測試訪問通道輸入總線TCI3的輸入端和一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端。上述的高速超寬總線終端雙向型測試單元tio是由一個與門A2、一個二選一選擇器M6、一個D觸發(fā)器F6和一個高電平有效三態(tài)門&組成；連接方式與門A2有一個高速超寬總線測試使能信號輸入端口 ten和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc，在單元內(nèi)輸出連接高電平有效三態(tài)門E4的選擇控制端；二選一選擇器M6有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3，在單元內(nèi)輸出連接D觸發(fā)器F6的數(shù)據(jù)輸入端D ；D觸發(fā)器F6有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線終端雙向型測試單元測試信號輸出端口 sto3，在單元內(nèi)輸出連接高電平有效三態(tài)門&的輸入端；高電平有效三態(tài)門 &有一個高速超寬總線終端雙向型測試單元功能信號雙向端口 btio，在單元內(nèi)輸出連接二選一選擇器M6的輸入端。上述的高速超寬總線測試控制線(3)由一根高速超寬總線測試使能信號輸入總線(TEN)、一根高速超寬總線測試時(shí)鐘信號輸入總線(TCLK)和一根雙向型測試單元功能端口方向切換控制信號輸入總線(BIOC)組成；高速超寬總線測試使能信號輸入總線(TEN)連接所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)的高速超寬總線測試使能信號輸入端口 ten ；高速超寬總線測試時(shí)鐘信號輸入總線(TCLK)連接所述六條測試鏈路(2. 1,2. 2,2. 3、 2.4、2.5、2.6)的高速超寬總線測試時(shí)鐘信號輸入端口 tclk;雙向型測試單元功能端口方向切換控制信號輸入總線(BIOC)連接所述測試鏈路(2. 5,2. 6)的雙向型測試單元功能端口方向切換控制信號輸入端口 bioc、低電平有效三態(tài)門L1和L2的選擇控制端以及高電平有效三態(tài)門H1和吐的選擇控制端。一種采用權(quán)利要求1所述測試系統(tǒng)的片上系統(tǒng)中高速超寬總線的故障測試方法， 其特征在于根據(jù)所測高速超寬總線的類型分為單向型高速超寬總線測試流程(4)和雙向型高速超寬總線測試流程(5)。上述的單向型高速超寬總線測試流程(4)根據(jù)高速超寬總線測試使能信號(ten) 確定測試狀態(tài)，通過控制高速超寬總線測試時(shí)鐘信號的頻率，完成三個主要的測試工作步驟，即從測試訪問通道信號輸入引腳(TCI)向第一測試鏈路(2. 1)或第四測試鏈路(2. 4) 輸入測試信號、第二測試鏈路(2. 2)或第三測試鏈路(2. 3)捕獲測試響應(yīng)及通過測試訪問通道信號輸出引腳(TCO)輸出第二測試鏈路(2. 2)或第三測試鏈路(2. 3)捕獲的測試響應(yīng)信號。上述的雙向型高速超寬總線測試流程(5)根據(jù)高速超寬總線測試使能信號(ten) 確定測試狀態(tài)，根據(jù)雙向型測試單元功能端口方向切換控制信號(bioc)選擇雙向型高速超寬總線的方向，通過控制高速超寬總線測試時(shí)鐘信號的頻率，完成三個主要的測試工作步驟，S卩從測試訪問通道信號輸入引腳(TCI)向第五測試鏈路(2. 5)，bioc=0時(shí)，或者第六測試鏈路(2. 6)，bioc=l時(shí)，輸入測試信號、第六測試鏈路(2. 6)，bioc=0時(shí)，或者第五測試鏈路(2.5)，bioc=l時(shí)，捕獲測試響應(yīng)及通過測試訪問通道信號輸出引腳(TCO)輸出第六測試鏈路(2. 6)，bioc=0時(shí)，或者第五測試鏈路(2. 5)，bioc=l時(shí)，捕獲的測試響應(yīng)信號。本發(fā)明與現(xiàn)有技術(shù)相比較，具有如下顯而易見的突出實(shí)質(zhì)性特點(diǎn)和顯著優(yōu)點(diǎn)本發(fā)明包含有為完善片上系統(tǒng)可測試性而增加的電路和基于此電路運(yùn)行的測試流程，其電路由一個測試訪問通道組、六條測試鏈路和一組高速超寬總線測試控制線組成；其測試流程由單向型高速超寬總線測試流程和雙向型高速超寬總線測試流程組成。采用本發(fā)明，能夠?qū)ζ舷到y(tǒng)中的高速超寬總線實(shí)現(xiàn)全面的測試訪問，完成高速超寬總線上信號完整性故障和固定邏輯值故障的測試，并且能夠保證各條總線在測試過程中的相互隔離和有效控制。 本發(fā)明電路結(jié)構(gòu)簡單、測試流程簡捷，適用于片上系統(tǒng)中各種類型的高速超寬總線。


圖1是本發(fā)明一個實(shí)施例的電路結(jié)構(gòu)方框圖。圖2是圖1示例的實(shí)現(xiàn)片上系統(tǒng)中單向型高速超寬總線故障測試的實(shí)施流程圖。圖3是圖1示例的實(shí)現(xiàn)片上系統(tǒng)中雙向型高速超寬總線故障測試的實(shí)施流程圖。圖4是圖1示例的第一測試鏈路與第二測試鏈路的電路原理圖。圖5是圖1示例的第三測試鏈路與第四測試鏈路的電路原理圖。圖6是圖1示例的第五測試鏈路與第六測試鏈路的電路原理圖。圖7是圖1示例的高速超寬總線CPU端輸入型測試單元的電路原理圖。圖8是圖1示例的高速超寬總線CPU端輸入型測試單元的方框符號圖。圖9是圖1示例的高速超寬總線終端輸出型測試單元的電路原理圖。圖10是圖1示例的高速超寬總線終端輸出型測試單元的方框符號圖。圖11是圖1示例的高速超寬總線CPU端輸出型測試單元的電路原理圖。圖12是圖1示例的高速超寬總線CPU端輸出型測試單元的方框符號圖。圖13是圖1示例的高速超寬總線終端輸入型測試單元的電路原理圖。圖14是圖1示例的高速超寬總線終端輸入型測試單元的方框符號圖。圖15是圖1示例的高速超寬總線CPU端雙向型測試單元的電路原理圖。圖16是圖1示例的高速超寬總線CPU端雙向型測試單元的方框符號圖。圖17是圖1示例的高速超寬總線終端雙向型測試單元的電路原理圖。圖18是圖1示例的高速超寬總線終端雙向型測試單元的方框符號圖。
具體實(shí)施例方式本發(fā)明的一個優(yōu)先實(shí)施例是參見圖1，本片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)是為完善片上系統(tǒng)可測試性而增加的電路。其電路由一個測試訪問通道組1、六條測試鏈路2. 1,2. 2,2. 3,2. 4,2. 5,2. 6和一組測試控制線3組成。參見圖2、圖3，基于此電路運(yùn)行的測試流程由單向型高速超寬總線測試流程4和雙向型高速超寬總線測試流程5組成。本電路結(jié)構(gòu)是參見圖1，測試訪問通道組1有一組外接測試訪問通道信號輸入引腳TCI和一組外接測試訪問通道信號輸出引腳TC0，而在片內(nèi)輸出分別連接各種類型高速超寬總線的所述六條測試鏈路2. 1,2. 2,2. 3,2. 4,2. 5,2. 6 ；每一所述測試鏈路2根據(jù)類型不同分別與高速超寬總線CPU端或高速超寬總線終端相連接，并在片內(nèi)連接所述高速超寬總線測試控制線3 ；所述高速超寬總線測試控制線3有一個外接高速超寬總線測試使能信號輸入引腳TEN、一個外接高速超寬總線測試時(shí)鐘信號輸入引腳TCLK和一個外接雙向型測試單元功能端口方向切換控制信號輸入引腳BI0C，而在片內(nèi)輸出連接各個所述測試鏈路 2. 1,2. 2,2. 3,2. 4,2. 5,2. 6。參見圖4、圖5、圖6，上述的測試訪問通道組1共由三根測試訪問輸入總線和三根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問通道信號輸入引腳TCI，每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引腳TCO ；所述六條測試鏈路分別為由高速超寬總線CPU端輸入型測試單元構(gòu)成的第一測試鏈路2. 1、由高速超寬總線終端輸出型測試單元構(gòu)成的第二測試鏈路2. 2、由高速超寬總線CPU端輸出型測試單元構(gòu)成的第三測試鏈路2. 3、由高速超寬總線終端輸入型測試單元構(gòu)成的第四測試鏈路2. 4、由高速超寬總線CPU端雙向型測試單元構(gòu)成的第五測試鏈路2. 5 和由高速超寬總線終端雙向型測試單元構(gòu)成的第六測試鏈路2. 6。在片內(nèi)，測試訪問輸入總線與第一測試鏈路2. 1、第二測試鏈路2. 4、第五測試鏈路2. 5和第六測試鏈路2. 6相連接； 測試訪問輸出總線與第二測試鏈路2. 2、第三測試鏈路2. 3、第五測試鏈路2. 5和第六測試鏈路2. 6相連接。參見圖4，上述的第一測試鏈路2. 1由《個高速超寬總線CPU端輸入型測試單元ci構(gòu)成，其中， 為SoC中CPU輸出總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中，高速超寬總線CPU端輸入型測試單元Ci1有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口 I3Cil1、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcoli*—個連接測試訪問輸入總線 TCI1的高速超寬總線CPU端輸入型測試單元測試信號輸入端口 Scil1，在單元外輸出連接高速超寬總線和后續(xù)一個高速超寬總線CPU端輸入型測試單元Ci2 ；后續(xù)高速超寬總線CPU 端輸入型測試單元Ci2有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口 bcil2、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcol2和一個連接前一個高速超寬總線CPU端輸入型測試單元Ci1中高速超寬總線CPU端輸入型測試單元測試信號輸出端口 Scol1的高速超寬總線CPU端輸入型測試單元測試信號輸入端口 Scil2，在單元外輸出連接高速超寬總線和后續(xù)一個高速超寬總線 CPU端輸入型測試單元；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元Ciffi ；本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元c厶的高速超寬總線CPU端輸入型測試單元測試信號輸出端口可懸空不接。參見圖7、圖8，上述的高速超寬總線CPU端輸入型測試單元ci是由一個D觸發(fā)器F1和一個二選一選擇器M1組成； 連接方式D觸發(fā)器F1有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk、一個高速超寬總線CPU端輸入型測試單元測試信號輸入端口 sci 1，一個高速超寬總線CPU端輸入型測試單元測試信號輸出端口 scol，在單元內(nèi)輸出連接二選一選擇器M1的輸入端；二選一選擇器M1 有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線CPU端輸入型測試單元功能信號輸入端口 bcil和一個高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcol。參見圖4，上述的第二測試鏈路2.2由《個高速超寬總線終端輸出型測試單元to構(gòu)成，其中， 為SoC中CPU輸出總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路
15中，高速超寬總線終端輸出型測試單元晰有一個連接高速超寬總線的高速超寬總線終端輸出型測試單元功能輸入端口 btiljn—個連接測試訪問輸出總線TCO1的高速超寬總線終端輸出型測試單元測試信號輸出端口 Stol1 ；后續(xù)高速超寬總線終端輸出型測試單元如2有一個連接高速超寬總線的高速超寬總線終端輸出型測試單元功能輸入端口 btil2和一個連接前一個高速超寬總線終端輸出型測試單元tox中高速超寬總線終端輸出型測試單元測試信號輸入端口 Stil1的高速超寬總線終端輸出型測試單元測試信號輸出端口 stol2，如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端輸出型測試單元toy本條測試鏈路中最后一個高速超寬總線終端輸出型測試單元tom的高速超寬總線終端輸出型測試單元測試信號輸入端口可懸空不接。參見圖9、圖10，上述的高速超寬總線終端輸出型測試單元to是由一個二選一選擇器M2和一個D觸發(fā)器F2組成；連接方式二選一選擇器M2有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線終端輸出型測試單元功能信號輸入端口 btil和一個高速超寬總線終端輸出型測試單元測試信號輸入端口 stil，在單元內(nèi)輸出連接D觸發(fā)器F2的數(shù)據(jù)輸入端口 D ；D觸發(fā)器F2有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線終端輸出型測試單元測試信號輸出端口 stol。參見圖5，上述的第三測試鏈路2. 3由個高速超寬總線CPU端輸出型測試單元⑶構(gòu)成，其中為SoC 中CPU輸入總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk;在測試鏈路中，高速超寬總線CPU端輸出型測試單元有一個連接高速超寬總線的高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2i、一個連接CPU輸入總線的高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bcc^i和一個連接測試訪問輸出總線TCO2的高速超寬總線CPU端輸出型測試單元測試信號輸出端口 Scc^1 ；后續(xù)高速超寬總線CPU端輸出型測試單元Co2有一個連接高速超寬總線的高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci22、一個連接CPU輸入總線的高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bco22和一個連接前一個高速超寬總線CPU端輸出型測試單元中高速超寬總線CPU端輸出型測試單元測試信號輸入端口 sci2i的高速超寬總線CPU端輸出型測試單元測試信號輸出端口 SCO22 ； 如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端輸出型測試單元con,本條測試鏈路中最后一個高速超寬總線CPU端輸出型測試單元的高速超寬總線CPU端輸出型測試單元測試信號輸入端口可懸空不接。參見圖11、圖12，上述的高速超寬總線CPU端輸出型測試單元⑶是由一個二選一選擇器M3和一個D觸發(fā)器F3組成；連接方式二選一選擇器M3有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2和一個高速超寬總線CPU端輸出型測試單元測試信號輸入端口 sci2，在單元內(nèi)輸出連接D觸發(fā)器F3的數(shù)據(jù)輸入端口 D ;D觸發(fā)器F3有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線CPU端輸出型測試單元測試信號輸出端口 sco2 ；高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2在單元內(nèi)直接連接高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bco2。參見圖5，上述的第四測試鏈路2. 4由個高速超寬總線終端輸入型測試單元ti構(gòu)成，其中為SoC中CPU輸入總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten 和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中，高速超寬總線終端輸入型測試單元tix有一個連接高速超寬總線的高速超寬總線終端輸入型測試單元功能信號輸出端口 InM1和一個連接測試訪問輸入總線TCI2的高速超寬總線終端輸入型測試單元測試信號輸入端口 sti21;單元外輸出連接后續(xù)高速超寬總線終端輸入型測試單元ti2 ；后續(xù)高速超寬總線終端輸入型測試單元ti2有一個連接高速超寬總線的高速超寬總線終端輸入型測試單元功能信號輸出端口 bto22和一個連接前一個高速超寬總線終端輸入型測試單元 H1中高速超寬總線終端輸入型測試單元測試信號輸出端口 Stc^1的高速超寬總線終端輸入型測試單元測試信號輸入端口 sti22，單元外輸出連接后續(xù)高速超寬總線終端輸入型測試單元；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端輸入型測試單元tin, 本條測試鏈路中最后一個高速超寬總線終端輸入型測試單元tin的高速超寬總線終端輸入型測試單元測試信號輸出端口可懸空不接。參見圖13、圖14，上述的由高速超寬總線終端輸入型測試單元ti是由一個D觸發(fā)器F4和一個高電平有效的三態(tài)門E1組成；連接方式 D觸發(fā)器F4有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk、一個高速超寬總線終端輸入型測試單元測試信號輸入端口 sti2和一個高速超寬總線終端輸入型測試單元測試信號輸出端口 sto2，在單元內(nèi)輸出連接高電平有效的三態(tài)門E1的輸入端口 ；高電平有效的三態(tài)門 E1有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線終端輸入型測試單元功能信號輸出端口 bto2。參見圖6，上述的第五測試鏈路2. 5由一個低電平有效三態(tài)門 L1、左個高速超寬總線CPU端雙向型測試單元cio和一個高電平有效三態(tài)門H1構(gòu)成，其中左為SoC中CPU雙向總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc ；在測試鏈路中，低電平有效三態(tài)門L1有一個連接測試訪問通道輸入總線TCI3的輸入端，一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接高速超寬總線CPU端雙向型測試單元Ciol中高速超寬總線CPU端雙向型測試單元測試信號輸入端口 Sci3i的輸出端口 ；高速超寬總線 CPU端雙向型測試單元Cio1有一個連接CPU雙向總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcioli和一個連接高速超寬總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 1x^02”單元外輸出連接后續(xù)高速超寬總線CPU端雙向型測試單元 Cio2 ；后續(xù)高速超寬總線CPU端雙向型測試單元Cio2有一個連接CPU雙向總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol2、一個連接高速超寬總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio22和一個連接前一個高速超寬總線CPU 端雙向型測試單元Cio1中高速超寬總線CPU端雙向型測試單元測試信號輸出端口 Scc^1的高速超寬總線CPU端雙向型測試單元測試信號輸入端sci32 ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端雙向型測試單元Cioi,本條測試鏈路中最后一個高速超寬總線CPU端雙向型測試單元Cioi的高速超寬總線CPU端雙向型測試單元測試信號輸出端口 Scc^i連接高電平有效三態(tài)門H1的輸入端；高電平有效三態(tài)門H1有一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接測試訪問通道輸出總線TCO3的輸出端。參見圖15、圖16，上述的高速超寬總線CPU端雙向型測試單元cio是由一個與門A1、兩個二選一選擇器M4、M5、一個D觸發(fā)器F5、兩個低電平有效三態(tài)門Gp G2和兩個高電平有效三態(tài)門E2、E3組成；連接方式與門A1有一個高速超寬總線測試使能信號輸入端口 ten和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc，在單元內(nèi)輸出連接二選一選擇器禮的選擇控制端；二選一選擇器M4有一個高速超寬總線CPU端雙向型測試單元測試信號輸入端口 sci3，在單元內(nèi)輸出連接D觸發(fā)器F5的數(shù)據(jù)輸入端D ;D觸發(fā)器F5有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線CPU端雙向型測試單元測試信號輸出端口 sco3，在單元內(nèi)輸出連接二選一選擇器M5的輸入端；二選一選擇器M5有一個高速超寬總線測試使能信號輸入端口 ten，在單元內(nèi)輸出連接低電平有效三態(tài)門G2和高電平有效三態(tài)門E3的輸入端；低電平有效三態(tài)門G1有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol，在單元內(nèi)輸出連接二選一選擇器禮和M5的輸入端；高電平有效三態(tài)門E2有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio2，在單元內(nèi)輸出連接二選一選擇器虬和 M5W輸入端；低電平有效三態(tài)門G2有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio2，在單元內(nèi)輸出連接高電平有效三態(tài)門E2的輸入端；高電平有效三態(tài)門E3有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol，在單元內(nèi)輸出連接低電平有效三態(tài)門G1的輸入端。參見圖6，上述的第六測試鏈路2. 6由一個低電平有效三態(tài)門L2 j個高速超寬總線終端雙向型測試單元iio 和一個高電平有效三態(tài)門H2構(gòu)成，其中A為SoC中CPU雙向總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc ；在測試鏈路中，低電平有效三態(tài)門L2有一個連接測試訪問通道輸出總線TCO3的輸出端、一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接高速超寬總線終端雙向型測試單元ti0l中高速超寬總線終端雙向型測試單元測試信號輸出端口 Stc^1的輸入端；高速超寬總線終端雙向型測試單元ti0l有一個連接高速超寬總線的高速超寬總線終端雙向型測試單元功能信號雙向端口 bti0l ；后續(xù)高速超寬總線終端雙向型測試單元tio2有一個連接高速超寬總線的高速超寬總線終端雙向型測試單元功能信號雙向端口 btio2和一個連接前一個高速超寬總線終端雙向型測試單元&01中高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3i的高速超寬總線終端雙向型測試單元測試信號輸出端sto32 ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端雙向型測試單元ii&，本條測試鏈路中最后一個高速超寬總線終端雙向型測試單元tiok的高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3A連接一個高電平有效三態(tài)門H2的輸出端；高電平有效三態(tài)門H2有一個連接測試訪問通道輸入總線TCI3的輸入端和一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端。參見圖17、圖18，上述的高速超寬總線終端雙向型測試單元iio是由一個與門A2、一個二選一選擇器M6、一個D觸發(fā)器F6和一個高電平有效三態(tài)門E4組成；連接方式與門A2有一個高速超寬總線測試使能信號輸入端口 ten和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc，在單元內(nèi)輸出連接高電平有效三態(tài)HE4的選擇控制端；二選一選擇器禮有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3， 在單元內(nèi)輸出連接D觸發(fā)器F6的數(shù)據(jù)輸入端D ；D觸發(fā)器F6有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線終端雙向型測試單元測試信號輸出端口 sto3，在單元內(nèi)輸出連接高電平有效三態(tài)門E4的輸入端；高電平有效三態(tài)門E4有一個高速超寬總線終端雙向型測試單元功能信號雙向端口 btio，在單元內(nèi)輸出連接二選一選擇器M6的輸入端。參見圖4、圖5、圖6，上述的高速超寬總線測試控制線3由一根高速超寬總線測試使能信號輸入總線TEN、一根高速超寬總線測試時(shí)鐘信號輸入總線TCLK和一根雙向型測試單元功能端口方向切換控制信號輸入總線BIOC組成；高速超寬總線測試使能信號輸入總線TEN 連接所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)的高速超寬總線測試使能信號輸入端口 ten ；高速超寬總線測試時(shí)鐘信號輸入總線TCLK連接所述六條測試鏈路(2. 1,2. 2,2. 3、 2.4、2.5、2.6)的高速超寬總線測試時(shí)鐘信號輸入端口 tclk;雙向型測試單元功能端口方向切換控制信號輸入總線BIOC連接所述測試鏈路2. 5,2. 6的雙向型測試單元功能端口方向切換控制信號輸入端口 bioc、低電平有效三態(tài)門L1和L2的選擇控制端以及高電平有效三態(tài)門H1和H2的選擇控制端。 參見圖2，上述的單向型高速超寬總線測試流程4根據(jù)高速超寬總線測試使能信號ten確定測試狀態(tài)，通過控制高速超寬總線測試時(shí)鐘信號的頻率，完成三個主要的測試工作步驟，即從測試訪問通道信號輸入引腳TCI向第一測試鏈路2. 1或第四測試鏈路2. 4 輸入測試信號、第二測試鏈路2. 2或第三測試鏈路2. 3捕獲測試響應(yīng)及通過測試訪問通道信號輸出引腳TCO輸出第二測試鏈路2. 2或第三測試鏈路2. 3捕獲的測試響應(yīng)信號。參見圖3，上述的雙向型高速超寬總線測試流程5根據(jù)高速超寬總線測試使能信號ten確定測試狀態(tài)，根據(jù)雙向型測試單元功能端口方向切換控制信號bioc選擇雙向型高速超寬總線的方向，通過控制高速超寬總線測試時(shí)鐘信號的頻率，完成三個主要的測試工作步驟，即從測試訪問通道信號輸入引腳TCI向第五測試鏈路2. 5，1^0(=0時(shí)，或者第六測試鏈路2.6， bioc=l時(shí)，輸入測試信號、第六測試鏈路2. 6，bioc=0時(shí)，或者第五測試鏈路2. 5，bioc=l時(shí)， 捕獲測試響應(yīng)及通過測試訪問通道信號輸出引腳TCO輸出第六測試鏈路2. 6，bioc=0時(shí)，或者第五測試鏈路2. 5，bioc=l時(shí)，捕獲的測試響應(yīng)信號。
權(quán)利要求
1.一種片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，電路由一個測試訪問通道組(1)、 六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)和一組高速超寬總線測試控制線(3)組成，其特征在于所述測試訪問通道組(1)有一組外接測試訪問通道信號輸入引腳(TCI)和一組外接測試訪問通道信號輸出引腳(TC0)，而在片內(nèi)輸出分別連接各種類型高速超寬總線的所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6);每一所述測試鏈路(2)根據(jù)類型不同分別與高速超寬總線CPU端或高速超寬總線終端相連接，并在片內(nèi)連接所述高速超寬總線測試控制線(3)；所述高速超寬總線測試控制線(3)有一個外接高速超寬總線測試使能信號輸入引腳(TEN)、一個外接高速超寬總線測試時(shí)鐘信號輸入引腳(TCLK)和一個外接雙向型測試單元功能端口方向切換控制信號輸入引腳(BI0C)，而在片內(nèi)輸出連接各個所述測試鏈路 (2. 1、2· 2、2· 3、2· 4、2· 5、2· 6)。
2.根據(jù)權(quán)利要求1所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述測試訪問通道組(1)共由三根測試訪問輸入總線和三根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問通道信號輸入引腳(TCI)，每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引腳(TC0);所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5、 2. 6)分別為由高速超寬總線CPU端輸入型測試單元構(gòu)成的第一測試鏈路(2. 1)、由高速超寬總線終端輸出型測試單元構(gòu)成的第二測試鏈路(2. 2)、由高速超寬總線CPU端輸出型測試單元構(gòu)成的第三測試鏈路(2. 3)、由高速超寬總線終端輸入型測試單元構(gòu)成的第四測試鏈路(2. 4)、由高速超寬總線CPU端雙向型測試單元構(gòu)成的第五測試鏈路(2. 5)和由高速超寬總線終端雙向型測試單元構(gòu)成的第六測試鏈路(2. 6)；在片內(nèi)，測試訪問輸入總線與第一測試鏈路(2. 1)、第二測試鏈路(2. 4)、第五測試鏈路(2. 5)和第六測試鏈路(2. 6)相連接； 測試訪問輸出總線與第二測試鏈路(2. 2)、第三測試鏈路(2. 3)、第五測試鏈路(2. 5)和第六測試鏈路(2. 6)相連接。
3.根據(jù)權(quán)利要求2所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述第一測試鏈路(2. 1)由 個高速超寬總線CPU端輸入型測試單元ci構(gòu)成，其中， 為SoC 中CPU輸出總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk;在測試鏈路中，高速超寬總線CPU端輸入型測試單元Ci1有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口 I3Cil1、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcoli*—個連接測試訪問輸入總線TCI1的高速超寬總線CPU端輸入型測試單元測試信號輸入端口 scil”在單元外輸出連接高速超寬總線和后續(xù)一個高速超寬總線CPU端輸入型測試單元Ci2 ；后續(xù)高速超寬總線CPU端輸入型測試單元Ci2有一個連接CPU輸出總線的高速超寬總線CPU端輸入型測試單元功能信號輸入端口 bcil2、一個連接高速超寬總線的高速超寬總線CPU端輸入型測試單元功能信號輸出端口 1^012和一個連接前一個高速超寬總線CPU端輸入型測試單元Cii中高速超寬總線CPU端輸入型測試單元測試信號輸出端口 Scol1的高速超寬總線CPU端輸入型測試單元測試信號輸入端口 scil2， 在單元外輸出連接高速超寬總線和后續(xù)一個高速超寬總線CPU端輸入型測試單元；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元c厶；本條測試鏈路中最后一個高速超寬總線CPU端輸入型測試單元Cim的高速超寬總線CPU端輸入型測試單元測試信號輸出端口可懸空不接。
4.根據(jù)權(quán)利要求3所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述高速超寬總線CPU端輸入型測試單元ci是由一個D觸發(fā)器F1和一個二選一選擇器M1組成；連接方式D觸發(fā)器F1有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk、一個高速超寬總線CPU端輸入型測試單元測試信號輸入端口 sci 1，一個高速超寬總線CPU端輸入型測試單元測試信號輸出端口 scol，在單元內(nèi)輸出連接二選一選擇器M1的輸入端；二選一選擇器 M1有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線CPU端輸入型測試單元功能信號輸入端口 bcil和一個高速超寬總線CPU端輸入型測試單元功能信號輸出端口 bcol0
5.根據(jù)權(quán)利要求2所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述第二測試鏈路(2. 2)由《個高速超寬總線終端輸出型測試單元to構(gòu)成，其中， SSoC中CPU 輸出總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中，高速超寬總線終端輸出型測試單元tox有一個連接高速超寬總線的高速超寬總線終端輸出型測試單元功能輸入端口 btiljn—個連接測試訪問輸出總線TCO1的高速超寬總線終端輸出型測試單元測試信號輸出端口 Stol1 ；后續(xù)高速超寬總線終端輸出型測試單元有一個連接高速超寬總線的高速超寬總線終端輸出型測試單元功能輸入端口 btil2和一個連接前一個高速超寬總線終端輸出型測試單元tox中高速超寬總線終端輸出型測試單元測試信號輸入端口 Stil1的高速超寬總線終端輸出型測試單元測試信號輸出端口 stol2，如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端輸出型測試單元i^V本條測試鏈路中最后一個高速超寬總線終端輸出型測試單元tom的高速超寬總線終端輸出型測試單元測試信號輸入端口可懸空不接。
6.根據(jù)權(quán)利要求5所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述高速超寬總線終端輸出型測試單元to是由一個二選一選擇器M2和一個D觸發(fā)器F2組成； 連接方式二選一選擇器M2有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線終端輸出型測試單元功能信號輸入端口 btil和一個高速超寬總線終端輸出型測試單元測試信號輸入端口 sti 1，在單元內(nèi)輸出連接D觸發(fā)器F2的數(shù)據(jù)輸入端口 D ;D觸發(fā)器F2 有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線終端輸出型測試單元測試信號輸出端口 stol。
7.根據(jù)權(quán)利要求2所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述第三測試鏈路(2. 3)由/7個高速超寬總線CPU端輸出型測試單元⑶構(gòu)成，其中為SoC中 CPU輸入總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中，高速超寬總線 CPU端輸出型測試單元Co1有一個連接高速超寬總線的高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2i、一個連接CPU輸入總線的高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bcoA和一個連接測試訪問輸出總線T(X)2的高速超寬總線CPU端輸出型測試單元測試信號輸出端口 sccA ；后續(xù)高速超寬總線CPU端輸出型測試單元 2有一個連接高速超寬總線的高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci22、一個連接 CPU輸入總線的高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bcoA和一個連接前一個高速超寬總線CPU端輸出型測試單元中高速超寬總線CPU端輸出型測試單元測試信號輸入端口 sci2i的高速超寬總線CPU端輸出型測試單元測試信號輸出端口 sco22 ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端輸出型測試單元con,本條測試鏈路中最后一個高速超寬總線CPU端輸出型測試單元的高速超寬總線CPU端輸出型測試單元測試信號輸入端口可懸空不接。
8.根據(jù)權(quán)利要求7所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述高速超寬總線CPU端輸出型測試單元C。是由一個二選一選擇器M3和一個D觸發(fā)器F3組成；連接方式二選一選擇器M3有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2和一個高速超寬總線CPU端輸出型測試單元測試信號輸入端口 sci2，在單元內(nèi)輸出連接D觸發(fā)器F3的數(shù)據(jù)輸入端口 D ;D觸發(fā)器F3有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線CPU端輸出型測試單元測試信號輸出端口 sco2 ；高速超寬總線CPU端輸出型測試單元功能信號輸入端口 bci2在單元內(nèi)直接連接高速超寬總線CPU端輸出型測試單元功能信號輸出端口 bco2。
9.根據(jù)權(quán)利要求2所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述第四測試鏈路(2. 4)由/7個高速超寬總線終端輸入型測試單元ti構(gòu)成，其中/7為SoC中CPU 輸入總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk ；在測試鏈路中，高速超寬總線終端輸入型測試單元tix有一個連接高速超寬總線的高速超寬總線終端輸入型測試單元功能信號輸出端口 MM1和一個連接測試訪問輸入總線TCI2的高速超寬總線終端輸入型測試單元測試信號輸入端口 sti21;單元外輸出連接后續(xù)高速超寬總線終端輸入型測試單元ti2 ； 后續(xù)高速超寬總線終端輸入型測試單元ti2有一個連接高速超寬總線的高速超寬總線終端輸入型測試單元功能信號輸出端口 bto22和一個連接前一個高速超寬總線終端輸入型測試單元tix中高速超寬總線終端輸入型測試單元測試信號輸出端口 StC^1的高速超寬總線終端輸入型測試單元測試信號輸入端口 sti22，單元外輸出連接后續(xù)高速超寬總線終端輸入型測試單元；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端輸入型測試單元 厶，本條測試鏈路中最后一個高速超寬總線終端輸入型測試單元tin的高速超寬總線終端輸入型測試單元測試信號輸出端口可懸空不接。
10.根據(jù)權(quán)利要求9所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述由高速超寬總線終端輸入型測試單元ti是由一個D觸發(fā)器F4和一個高電平有效的三態(tài) nEi組成；連接方式D觸發(fā)器&有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk、一個高速超寬總線終端輸入型測試單元測試信號輸入端口 sti2和一個高速超寬總線終端輸入型測試單元測試信號輸出端口 sto2，在單元內(nèi)輸出連接高電平有效的三態(tài)門E1的輸入端口 ； 高電平有效的三態(tài)門E1有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線終端輸入型測試單元功能信號輸出端口 bto2。
11.根據(jù)權(quán)利要求2所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述第五測試鏈路(2. 5)由一個低電平有效三態(tài)門L” k個高速超寬總線CPU端雙向型測試單元cio和一個高電平有效三態(tài)門H1構(gòu)成，其中A為SoC中CPU雙向總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc ；在測試鏈路中，低電平有效三態(tài)門L1有一個連接測試訪問通道輸入總線TCI3的輸入端，一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接高速超寬總線CPU端雙向型測試單元Cio1中高速超寬總線CPU端雙向型測試單元測試信號輸入端口 sci3i的輸出端口 ；高速超寬總線CPU端雙向型測試單元Cio1有一個連接CPU雙向總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 I3Ciol1*—個連接高速超寬總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcic^i，單元外輸出連接后續(xù)高速超寬總線CPU端雙向型測試單元Cio2 ；后續(xù)高速超寬總線CPU端雙向型測試單元Cio2有一個連接CPU雙向總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol2、一個連接高速超寬總線的高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcioA和一個連接前一個高速超寬總線CPU端雙向型測試單元Cio1中高速超寬總線CPU端雙向型測試單元測試信號輸出端口 Scc^1的高速超寬總線CPU端雙向型測試單元測試信號輸入端Sc^2 ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線CPU端雙向型測試單元ciok,本條測試鏈路中最后一個高速超寬總線CPU端雙向型測試單元Ciok 的高速超寬總線CPU端雙向型測試單元測試信號輸出端口 scol連接高電平有效三態(tài)門H1 的輸入端；高電平有效三態(tài)門H1有一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接測試訪問通道輸出總線TCO3的輸出端。
12.根據(jù)權(quán)利要求11所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述高速超寬總線CPU端雙向型測試單元cio是由一個與門A1、兩個二選一選擇器M4、M5、一個D觸發(fā)器F5、兩個低電平有效三態(tài)門Gp G2和兩個高電平有效三態(tài)門E2、E3組成；連接方式與門A1有一個高速超寬總線測試使能信號輸入端口 ten和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc，在單元內(nèi)輸出連接二選一選擇器M4的選擇控制端；二選一選擇器M4有一個高速超寬總線CPU端雙向型測試單元測試信號輸入端口 sci3，在單元內(nèi)輸出連接D觸發(fā)器F5的數(shù)據(jù)輸入端D ；D觸發(fā)器F5有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線CPU端雙向型測試單元測試信號輸出端口 sco3，在單元內(nèi)輸出連接二選一選擇器M5的輸入端；二選一選擇器M5有一個高速超寬總線測試使能信號輸入端口 ten，在單元內(nèi)輸出連接低電平有效三態(tài)門(；2和高電平有效三態(tài)門&的輸入端； 低電平有效三態(tài)門G1有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol，在單元內(nèi)輸出連接二選一選擇器M4和M5的輸入端；高電平有效三態(tài)門氏有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio2，在單元內(nèi)輸出連接二選一選擇器M4和M5的輸入端；低電平有效三態(tài)門( 有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bcio2，在單元內(nèi)輸出連接高電平有效三態(tài)門&的輸入端； 高電平有效三態(tài)門&有一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc和一個高速超寬總線CPU端雙向型測試單元功能信號雙向端口 bciol，在單元內(nèi)輸出連接低電平有效三態(tài)門G1的輸入端。
13.根據(jù)權(quán)利要求2所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述第六測試鏈路(2. 6)由一個低電平有效三態(tài)門L2i個高速超寬總線終端雙向型測試單元 tio和一個高電平有效三態(tài)門吐構(gòu)成，其中A為SoC中CPU雙向總線的條數(shù)；連接方式完整的測試鏈路有一個高速超寬總線測試使能信號輸入端口 ten、一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc ； 在測試鏈路中，低電平有效三態(tài)門L2有一個連接測試訪問通道輸出總線TCO3的輸出端、一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端和一個連接高速超寬總線終端雙向型測試單元ti0l中高速超寬總線終端雙向型測試單元測試信號輸出端口 Stc^1的輸入端；高速超寬總線終端雙向型測試單元ti0l有一個連接高速超寬總線的高速超寬總線終端雙向型測試單元功能信號雙向端口 bti0l ；后續(xù)高速超寬總線終端雙向型測試單元tio2有一個連接高速超寬總線的高速超寬總線終端雙向型測試單元功能信號雙向端口 btio2和一個連接前一個高速超寬總線終端雙向型測試單元中高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3i的高速超寬總線終端雙向型測試單元測試信號輸出端StM2 ；如此重復(fù)，直至本條測試鏈路中最后一個高速超寬總線終端雙向型測試單元ii^，本條測試鏈路中最后一個高速超寬總線終端雙向型測試單元tiok的高速超寬總線終端雙向型測試單元測試信號輸入端口 stil連接一個高電平有效三態(tài)門H2的輸出端；高電平有效三態(tài)門吐有一個連接測試訪問通道輸入總線TCI3的輸入端和一個連接雙向型測試單元功能端口方向切換控制信號輸入總線BIOC的選擇控制端。
14.根據(jù)權(quán)利要求13所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述高速超寬總線終端雙向型測試單元iio是由一個與門A2、一個二選一選擇器M6、一個D觸發(fā)器F6和一個高電平有效三態(tài)門&組成；連接方式與門A2有一個高速超寬總線測試使能信號輸入端口 ten和一個雙向型測試單元功能端口方向切換控制信號輸入端口 bioc，在單元內(nèi)輸出連接高電平有效三態(tài)門&的選擇控制端；二選一選擇器M6有一個高速超寬總線測試使能信號輸入端口 ten和一個高速超寬總線終端雙向型測試單元測試信號輸入端口 sti3，在單元內(nèi)輸出連接D觸發(fā)器F6的數(shù)據(jù)輸入端D ；D觸發(fā)器F6有一個高速超寬總線測試時(shí)鐘信號輸入端口 tclk和一個高速超寬總線終端雙向型測試單元測試信號輸出端口 sto3，在單元內(nèi)輸出連接高電平有效三態(tài)門&的輸入端；高電平有效三態(tài)門&有一個高速超寬總線終端雙向型測試單元功能信號雙向端口 btio，在單元內(nèi)輸出連接二選一選擇器M6 的輸入端。
15.根據(jù)權(quán)利要求1所述的片上系統(tǒng)中高速超寬總線的故障測試系統(tǒng)，其特征在于所述高速超寬總線測試控制線(3)由一根高速超寬總線測試使能信號輸入總線(TEN)、一根高速超寬總線測試時(shí)鐘信號輸入總線(TCLK)和一根雙向型測試單元功能端口方向切換控制信號輸入總線(BIOC)組成；高速超寬總線測試使能信號輸入總線(TEN)連接所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5,2. 6)的高速超寬總線測試使能信號輸入端口 ten ；高速超寬總線測試時(shí)鐘信號輸入總線(TCLK)連接所述六條測試鏈路(2. 1,2. 2,2. 3,2. 4,2. 5、 2.6)的高速超寬總線測試時(shí)鐘信號輸入端口 tclk;雙向型測試單元功能端口方向切換控制信號輸入總線(BIOC)連接所述測試鏈路(2. 5、2. 6)的雙向型測試單元功能端口方向切換控制信號輸入端口 bioc、低電平有效三態(tài)門L1和L2的選擇控制端以及高電平有效三態(tài)門H1和H2的選擇控制端。
16.一種采用權(quán)利要求1所述測試系統(tǒng)的片上系統(tǒng)中高速超寬總線的故障測試方法， 其特征在于根據(jù)所測高速超寬總線的類型分為單向型高速超寬總線測試流程(4)和雙向型高速超寬總線測試流程(5)。
17.根據(jù)權(quán)利要求16所述的片上系統(tǒng)中高速超寬總線的故障測試方法，其特征在于所述單向型高速超寬總線測試流程(4)根據(jù)高速超寬總線測試使能信號(ten)確定測試狀態(tài)，通過控制高速超寬總線測試時(shí)鐘信號的頻率，完成三個主要的測試工作步驟，即從測試訪問通道信號輸入引腳(TCI)向第一測試鏈路(2. 1)或第四測試鏈路(2. 4)輸入測試信號、第二測試鏈路(2. 2)或第三測試鏈路(2. 3)捕獲測試響應(yīng)及通過測試訪問通道信號輸出引腳(TCO)輸出第二測試鏈路(2. 2)或第三測試鏈路(2. 3)捕獲的測試響應(yīng)信號。
18.根據(jù)權(quán)利要求16所述的片上系統(tǒng)中高速超寬總線的故障測試方法，其特征在于所述雙向型高速超寬總線測試流程(5)根據(jù)高速超寬總線測試使能信號(ten)確定測試狀態(tài)，根據(jù)雙向型測試單元功能端口方向切換控制信號(bioc)選擇雙向型高速超寬總線的方向，通過控制高速超寬總線測試時(shí)鐘信號的頻率，完成三個主要的測試工作步驟，即 從測試訪問通道信號輸入引腳(TCI)向第五測試鏈路(2. 5)，bioc=0時(shí)，或者第六測試鏈路(2. 6)，bioc=l時(shí)，輸入測試信號、第六測試鏈路(2. 6)，bioc=0時(shí)，或者第五測試鏈路 (2. 5)，bioc=l時(shí)，捕獲測試響應(yīng)及通過測試訪問通道信號輸出引腳(TCO)輸出第六測試鏈路(2. 6)，bioc=0時(shí)，或者第五測試鏈路(2. 5)，bioc=l時(shí)，捕獲的測試響應(yīng)信號。
全文摘要
本發(fā)明涉及一種片上系統(tǒng)中高速超寬總線故障測試系統(tǒng)和方法。它包含有為完善片上系統(tǒng)可測試性而增加的電路和基于此電路運(yùn)行的測試流程，其電路由一個測試訪問通道組、六條測試鏈路和一組高速超寬總線測試控制線組成；其測試流程由單向型高速超寬總線測試流程和雙向型高速超寬總線測試流程組成。采用本發(fā)明，能夠?qū)ζ舷到y(tǒng)中的高速超寬總線實(shí)現(xiàn)全面的測試訪問，完成高速超寬總線上信號完整性故障和固定邏輯值故障的測試，并且能夠保證各條總線在測試過程中的相互隔離和有效控制。本發(fā)明電路結(jié)構(gòu)簡單、測試流程簡捷，適用于片上系統(tǒng)中各種類型的高速超寬總線。
文檔編號G01R31/3177GK102323536SQ20111014278
公開日2012年1月18日 申請日期2011年5月31日 優(yōu)先權(quán)日2011年5月31日
發(fā)明者丁夢玲, 吳玉見, 張金藝, 李嬌, 段蘇陽, 王春華 申請人:上海大學(xué)