專利名稱：數(shù)字半導(dǎo)體器件的測(cè)試裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種測(cè)試裝置，尤其是一種數(shù)字半導(dǎo)體器件的測(cè)試裝置。本發(fā)明還涉及一種測(cè)試方法，尤其是一種數(shù)字半導(dǎo)體器件的測(cè)試方法。
背景技術(shù)：
邏輯測(cè)試儀的優(yōu)點(diǎn)是數(shù)字通道靈活多變，向量發(fā)生器為SQPG模式，生成的向量變化復(fù)雜度高，向量存儲(chǔ)深度大，缺點(diǎn)是數(shù)字通道數(shù)量少，單價(jià)貴，同測(cè)數(shù)相對(duì)較少；存儲(chǔ)器測(cè)試儀結(jié)構(gòu)如圖ι所示，主要由管腳電路模塊(PE模塊，Pin Electronics)、波形格式控制器模塊(TGFC 模塊，Timing Generator Format Control)、數(shù)字比較模塊(SC 模塊，Sense Control)、可編程數(shù)據(jù)選擇器模塊(PDS模塊，Programmable Data Elector)、算法向量發(fā)生器模塊(ALPG模塊，Algorithmic Pattern Generator)和時(shí)序發(fā)生器模塊(TG模塊， Timing Generator)六部分組成測(cè)試硬件模塊。所述算法向量發(fā)生器模塊用于存放測(cè)試向量信息，當(dāng)需要輸出波形至待測(cè)器件(DUT，Device Under Test)時(shí)，所述算法向量發(fā)生器模塊會(huì)根據(jù)時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出測(cè)試向量至所述可編程數(shù)據(jù)選擇器模塊中，通過(guò)可編程數(shù)據(jù)選擇器模塊內(nèi)部開(kāi)關(guān)的切換，將測(cè)試向量傳輸?shù)綔y(cè)試模組(PerPin) 資源中，首先會(huì)經(jīng)過(guò)各個(gè)待測(cè)模組的波形格式控制器模塊中，波形格式控制器模塊的作用是接收由時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合測(cè)試向量及波形格式生成測(cè)試需要的波形。然后所述波形格式控制器模塊會(huì)將波形傳送到所述管腳電路模塊，管腳電路模塊會(huì)將輸出波形作一定電壓幅度調(diào)整后，輸出至待測(cè)模塊的引腳(PAD)上。在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和管腳電路模塊的比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。這種存儲(chǔ)器測(cè)試儀的優(yōu)點(diǎn)是數(shù)字通道數(shù)量多，同測(cè)數(shù)多，缺點(diǎn)是向量發(fā)生器為ALPG模式，生成的向量變化復(fù)雜度低，向量存儲(chǔ)深度較小。由此看來(lái)，兩種測(cè)試儀相互各有特點(diǎn)，目前即有高同測(cè)數(shù)，又能同時(shí)測(cè)試存儲(chǔ)器芯片和邏輯芯片的測(cè)試儀，一般會(huì)在存儲(chǔ)器測(cè)試儀中配置SQPG模塊，但這樣的解決方案的弊端是很多存儲(chǔ)器測(cè)試儀都不支持SQPG，即使支持的話，安裝該插件的費(fèi)用也是非常高昂的， 而且程序及向量需要重新開(kāi)發(fā)，會(huì)增加額外的開(kāi)發(fā)成本。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種數(shù)字半導(dǎo)體器件的測(cè)試裝置，以及采用這種數(shù)字半導(dǎo)體器件的測(cè)試裝置實(shí)現(xiàn)的數(shù)字半導(dǎo)體器件的測(cè)試方法，能夠?qū)Υ鎯?chǔ)器測(cè)試儀的功能進(jìn)行強(qiáng)化，使其兼具存儲(chǔ)器和復(fù)雜邏輯器件的測(cè)試能力，減少設(shè)備購(gòu)置，降低測(cè)試成本。為解決上述技術(shù)問(wèn)題，本發(fā)明數(shù)字半導(dǎo)體器件的測(cè)試裝置的技術(shù)方案是，包括 時(shí)序發(fā)生器模塊，產(chǎn)生主時(shí)鐘信號(hào)；
算法向量發(fā)生器模塊，用于存放測(cè)試向量信息，當(dāng)需要輸出波形至待測(cè)器件時(shí)，算法向量發(fā)生器模塊會(huì)根據(jù)時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出第一測(cè)試向量至可編程數(shù)據(jù)選擇器模塊中，通過(guò)所述可編程數(shù)據(jù)選擇器模塊內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)矫總€(gè)測(cè)試模組資源中；
可編程數(shù)據(jù)選擇器模塊，接收所述算法向量發(fā)生器模塊輸出的第一測(cè)試向量，通過(guò)內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)綔y(cè)試模組資源中；
測(cè)試模組，包括邏輯測(cè)試模塊，波形格式控制器模塊，管腳電路模塊和數(shù)字比較模塊， 其中
邏輯測(cè)試模塊，接收主時(shí)鐘信號(hào)和所述算法向量發(fā)生器模塊通過(guò)可編程數(shù)據(jù)選擇器模塊向測(cè)試模組發(fā)出的第一測(cè)試向量，同時(shí)向所述波形格式控制器模塊發(fā)送第二測(cè)試向量， 在測(cè)試開(kāi)始之前，所述算法向量發(fā)生器模塊通過(guò)所述可編程數(shù)據(jù)選擇器模塊將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中并存儲(chǔ)，傳送完畢后，邏輯測(cè)試模塊中就存放了需要用于測(cè)試的所有向量信息，測(cè)試開(kāi)始時(shí)，所述時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到所述測(cè)試邏輯模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，所述邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，組成第二測(cè)試向量，并根據(jù)主時(shí)鐘信號(hào)同步傳送第二測(cè)試向量到所述波形格式控制器模塊；
波形格式控制器模塊，接收所述可編程數(shù)據(jù)選擇器模塊發(fā)來(lái)的第一測(cè)試向量或所述邏輯測(cè)試模塊發(fā)來(lái)的第二測(cè)試向量，以及時(shí)鐘信號(hào)，結(jié)合所述第一測(cè)試向量或及波形格式生成測(cè)試需要的波形；
管腳電路模塊，接收所述波形格式控制器模塊的輸出波形，將輸出波形進(jìn)行一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，并且接收待測(cè)器件反饋回來(lái)的信號(hào)，所述管腳電路模塊上還設(shè)置有一個(gè)用來(lái)判斷“0”信號(hào)和“ 1，，信號(hào)的參考電壓，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與所述參考電壓進(jìn)行比較以判斷反饋回來(lái)的信號(hào)是“0”還是“1”，并將比較的結(jié)果輸出；
數(shù)字比較模塊，接收所述波形格式控制器模塊的輸出波形以及管腳電路模塊比較的結(jié)果，將二者進(jìn)行對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。 本發(fā)明還公開(kāi)了一種采用上述數(shù)字半導(dǎo)體器件的測(cè)試裝置實(shí)現(xiàn)的數(shù)字半導(dǎo)體器件的測(cè)試方法，其技術(shù)方案是，當(dāng)需要輸出波形至待測(cè)芯片時(shí)，所述算法向量發(fā)生器模塊會(huì)根據(jù)所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出第一測(cè)試向量至所述可編程數(shù)據(jù)選擇器模塊中，通過(guò)所述可編程數(shù)據(jù)選擇器模塊內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)酱郎y(cè)模組資源中，
如果是進(jìn)行存儲(chǔ)器件的測(cè)試，首先第一測(cè)試向量通過(guò)測(cè)試模組中的所述波形格式控制器模塊，所述波形格式控制器模塊接收由所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合第一測(cè)試向量及波形格式生成測(cè)試需要的波形，然后所述波形格式控制器模塊會(huì)將生成的波形傳送到所述管腳電路模塊，所述管腳電路模塊將該波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，所述管腳電路模塊接收待測(cè)器件反饋回來(lái)的信號(hào)，所述管腳電路模塊上還設(shè)置有一個(gè)用來(lái)判斷“0”信號(hào)和“ 1，，信號(hào)的參考電壓，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與所述參考電壓進(jìn)行比較以判斷反饋回來(lái)的信號(hào)是“0”還是“1”，并將比較的結(jié)果輸出；之后在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和所述管腳電路模塊中比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL ；
如果是進(jìn)行邏輯器件的測(cè)試，在測(cè)試開(kāi)始之前，所述算法向量發(fā)生器模塊通過(guò)所述可編程數(shù)據(jù)選擇器模塊將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中，傳送完畢后，邏輯測(cè)試模塊中就存放了需要用于測(cè)試的所有向量信息，測(cè)試開(kāi)始時(shí)，所述時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到所述邏輯測(cè)試模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，所述邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，并組合生成第二測(cè)試向量，所述邏輯測(cè)試模塊根據(jù)基本時(shí)鐘同步傳送第二測(cè)試向量到所述波形格式控制器模塊，所述波形格式控制器模塊接收由所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合第二測(cè)試向量及波形格式生成測(cè)試需要的波形，然后所述波形格式控制器模塊會(huì)將生成的波形傳送到所述管腳電路模塊，所述管腳電路模塊將該波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，所述管腳電路模塊接收待測(cè)器件反饋回來(lái)的信號(hào)，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與**進(jìn)行比較，并將比較的結(jié)果輸出；之后在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和所述管腳電路模塊中比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。本發(fā)明對(duì)現(xiàn)有存儲(chǔ)器測(cè)試儀功能進(jìn)行了強(qiáng)化，使其不僅具備原有強(qiáng)大的存儲(chǔ)器測(cè)試功能，并且兼具復(fù)雜邏輯器件測(cè)試的能力，同時(shí)極高的同測(cè)能力也是現(xiàn)有的邏輯測(cè)試儀所無(wú)法企及的，有效地降低了測(cè)試成本，節(jié)省了測(cè)試時(shí)間。


下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)的描述。圖1為現(xiàn)有的存儲(chǔ)器件的測(cè)試裝置的結(jié)構(gòu)示意圖。圖2為本發(fā)明數(shù)字半導(dǎo)體器件的測(cè)試裝置的結(jié)構(gòu)示意圖。圖3為本發(fā)明數(shù)字半導(dǎo)體器件的測(cè)試裝置中邏輯測(cè)試模塊存儲(chǔ)第一測(cè)試向量的示意圖。圖4為本發(fā)明數(shù)字半導(dǎo)體器件的測(cè)試裝置中邏輯測(cè)試模塊輸出第二測(cè)試向量的示意圖。
具體實(shí)施例方式本發(fā)明公開(kāi)了一種數(shù)字半導(dǎo)體器件的測(cè)試裝置，如圖2所示，包括 時(shí)序發(fā)生器模塊，產(chǎn)生主時(shí)鐘信號(hào)；
算法向量發(fā)生器模塊，用于存放測(cè)試向量信息，當(dāng)需要輸出波形至待測(cè)器件時(shí)，算法向量發(fā)生器模塊會(huì)根據(jù)時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出第一測(cè)試向量至可編程數(shù)據(jù)選擇器模塊中，通過(guò)所述PDS內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)矫總€(gè)測(cè)試模組資源中；
可編程數(shù)據(jù)選擇器模塊，接收所述算法向量發(fā)生器模塊輸出的第一測(cè)試向量，通過(guò)內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)綔y(cè)試模組資源中；
測(cè)試模組，包括邏輯測(cè)試模塊，波形格式控制器模塊，管腳電路模塊和數(shù)字比較模塊， 其中邏輯測(cè)試模塊，接收主時(shí)鐘信號(hào)和所述算法向量發(fā)生器模塊通過(guò)可編程數(shù)據(jù)選擇器模塊向測(cè)試模組發(fā)出的第一測(cè)試向量，同時(shí)向所述波形格式控制器模塊發(fā)送第二測(cè)試向量， 在測(cè)試開(kāi)始之前，所述算法向量發(fā)生器模塊通過(guò)所述PDS將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中并存儲(chǔ)，傳送完畢后，邏輯測(cè)試模塊中就存放了需要用于測(cè)試的所有向量信息， 測(cè)試開(kāi)始時(shí)，所述時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到所述測(cè)試邏輯模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，所述邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，組成第二測(cè)試向量，并根據(jù)主時(shí)鐘信號(hào)同步傳送第二測(cè)試向量到所述波形格式控制器模塊；
波形格式控制器模塊，接收所述可編程數(shù)據(jù)選擇器模塊發(fā)來(lái)的第一測(cè)試向量或所述邏輯測(cè)試模塊發(fā)來(lái)的第二測(cè)試向量，以及時(shí)鐘信號(hào)，結(jié)合所述第一測(cè)試向量或及波形格式生成測(cè)試需要的波形；
管腳電路模塊，接收所述波形格式控制器模塊的輸出波形，將輸出波形進(jìn)行一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，并且接收待測(cè)器件反饋回來(lái)的信號(hào)，所述管腳電路模塊上還設(shè)置有一個(gè)用來(lái)判斷“0”信號(hào)和“ 1，，信號(hào)的參考電壓，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與所述參考電壓進(jìn)行比較以判斷反饋回來(lái)的信號(hào)是“0”還是“1”，并將比較的結(jié)果輸出；
數(shù)字比較模塊，接收所述波形格式控制器模塊的輸出波形以及管腳電路模塊比較的結(jié)果，將二者進(jìn)行對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。所述邏輯測(cè)試模塊有兩個(gè)端口，一個(gè)端口用來(lái)接收時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，另外一個(gè)端口是數(shù)據(jù)端口，既用于接收所述算法向量發(fā)生器模塊的第一測(cè)試向量，又用于輸出第二測(cè)試向量到所述波形格式控制器模塊。所述邏輯測(cè)試模塊包括存儲(chǔ)單元和控制單元，所述邏輯測(cè)試模塊接收的第一測(cè)試向量存儲(chǔ)在所述存儲(chǔ)單元中，所述控制單元從所述存儲(chǔ)單元中挑選第一測(cè)試向量生成所述
第二測(cè)試向量。所述測(cè)試模組為一個(gè)或多個(gè)，多個(gè)測(cè)試模組連接時(shí)并聯(lián)連接，每個(gè)測(cè)試模組對(duì)應(yīng)一個(gè)待測(cè)器件。本發(fā)明還公開(kāi)了一種采用上述數(shù)字半導(dǎo)體器件的測(cè)試裝置實(shí)現(xiàn)的數(shù)字半導(dǎo)體器件的測(cè)試方法，當(dāng)需要輸出波形至待測(cè)芯片時(shí)，所述算法向量發(fā)生器模塊會(huì)根據(jù)所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出第一測(cè)試向量至所述可編程數(shù)據(jù)選擇器模塊中，通過(guò)所述可編程數(shù)據(jù)選擇器模塊內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)酱郎y(cè)模組資源中，
如果是進(jìn)行存儲(chǔ)器件的測(cè)試，首先第一測(cè)試向量通過(guò)測(cè)試模組中的所述波形格式控制器模塊，所述波形格式控制器模塊接收由所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合第一測(cè)試向量及波形格式生成測(cè)試需要的波形，然后所述波形格式控制器模塊會(huì)將生成的波形傳送到所述管腳電路模塊，所述管腳電路模塊將該波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，所述管腳電路模塊接收待測(cè)器件反饋回來(lái)的信號(hào)，所述管腳電路模塊上還設(shè)置有一個(gè)用來(lái)判斷“0”信號(hào)和“ 1，，信號(hào)的參考電壓，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與所述參考電壓進(jìn)行比較以判斷反饋回來(lái)的信號(hào)是“0”還是“1”，并將比較的結(jié)果輸出；之后在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和所述管腳電路模塊中比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL ；
如果是進(jìn)行邏輯器件的測(cè)試，在測(cè)試開(kāi)始之前，所述算法向量發(fā)生器模塊通過(guò)所述可編程數(shù)據(jù)選擇器模塊將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中，傳送完畢后，邏輯測(cè)試模塊中就存放了需要用于測(cè)試的所有向量信息，測(cè)試開(kāi)始時(shí)，所述時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到所述邏輯測(cè)試模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，所述邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，并組合生成第二測(cè)試向量，所述邏輯測(cè)試模塊根據(jù)基本時(shí)鐘同步傳送第二測(cè)試向量到所述波形格式控制器模塊，所述波形格式控制器模塊接收由所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合第二測(cè)試向量及波形格式生成測(cè)試需要的波形，然后所述波形格式控制器模塊會(huì)將生成的波形傳送到所述管腳電路模塊，所述管腳電路模塊將該波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，所述管腳電路模塊接收待測(cè)器件反饋回來(lái)的信號(hào)，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與**進(jìn)行比較，并將比較的結(jié)果輸出；之后在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和所述管腳電路模塊中比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。在測(cè)試開(kāi)始之前，所述第一測(cè)試向量為多個(gè)，所述多個(gè)第一測(cè)試向量分多次傳送至所述邏輯測(cè)試模塊。圖1所示的現(xiàn)有的測(cè)試裝置，用于測(cè)試存儲(chǔ)器件問(wèn)題不大，但需要用來(lái)測(cè)試邏輯器件時(shí)，由于ALPG的向量深度有限，無(wú)法存放較大深度的向量，如果要測(cè)試復(fù)雜邏輯芯片時(shí)，目前只有將分成多個(gè)ALPG測(cè)試向量，多次運(yùn)行，但連續(xù)執(zhí)行兩個(gè)向量中間一定會(huì)有間隔，因?yàn)楹芏噙壿嬓酒臏y(cè)試向量中不能有波形中斷，造成這些芯片在存儲(chǔ)器測(cè)試儀上無(wú)法測(cè)試。在本發(fā)明中，在測(cè)試邏輯器件的時(shí)候，先把所述算法向量發(fā)生器模塊中的數(shù)據(jù)存放到邏輯測(cè)試模塊中，如圖3所示，在需要測(cè)試之前，所述時(shí)序發(fā)生器模塊同時(shí)發(fā)送主時(shí)鐘信號(hào)給算法向量發(fā)生器模塊及邏輯測(cè)試模塊中存儲(chǔ)單元(MEMORY)的時(shí)鐘端，此時(shí)算法向量發(fā)生器模塊會(huì)輸出第一測(cè)試向量及控制信號(hào)到可編程數(shù)據(jù)選擇器模塊，再傳到邏輯測(cè)試模塊中控制單元(Control Model)，所述控制單元會(huì)分別將第一測(cè)試向量傳到存儲(chǔ)單元的數(shù)據(jù)端，控制信號(hào)傳到存儲(chǔ)單元的片選端、讀寫(xiě)控制端等，這樣第一測(cè)試向量就會(huì)隨著主時(shí)鐘信號(hào)同步存儲(chǔ)到邏輯測(cè)試模塊中。把邏輯測(cè)試模塊中的數(shù)據(jù)輸出到所述波形格式控制器模塊，如圖4所示，測(cè)試開(kāi)始時(shí)，時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到測(cè)試邏輯模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，控制單元從存儲(chǔ)單元中選擇需要的第一測(cè)試向量，組合生成第二測(cè)試向量， 邏輯測(cè)試模塊會(huì)根據(jù)主時(shí)鐘信號(hào)同步傳送第二測(cè)試向量到所述波形格式控制器模塊，TGFC 買兩塊會(huì)結(jié)合第二測(cè)試向量及波形格式生成測(cè)試需要的波形。然后所述波形格式控制器模塊會(huì)將波形傳送到管腳電路模塊，管腳電路模塊會(huì)將輸出波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上。在比較周期，波形格式控制器模塊會(huì)將波形傳送到數(shù)字比較模塊，用來(lái)和管腳電路模塊的比較器的輸出結(jié)果作對(duì)比， 以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/ FAIL。綜上所述，本發(fā)明對(duì)現(xiàn)有存儲(chǔ)器測(cè)試儀功能進(jìn)行了強(qiáng)化，使其不僅具備原有強(qiáng)大的存儲(chǔ)器測(cè)試功能，并且兼具復(fù)雜邏輯器件測(cè)試的能力，同時(shí)極高的同測(cè)能力也是現(xiàn)有的邏輯測(cè)試儀所無(wú)法企及的，有效地降低了測(cè)試成本，節(jié)省了測(cè)試時(shí)間。
權(quán)利要求
1.一種數(shù)字半導(dǎo)體器件的測(cè)試裝置，其特征在于，包括時(shí)序發(fā)生器模塊，產(chǎn)生主時(shí)鐘信號(hào)；算法向量發(fā)生器模塊，用于存放測(cè)試向量信息，當(dāng)需要輸出波形至待測(cè)器件時(shí)，算法向量發(fā)生器模塊會(huì)根據(jù)時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出第一測(cè)試向量至可編程數(shù)據(jù)選擇器模塊中，通過(guò)所述可編程數(shù)據(jù)選擇器模塊內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)矫總€(gè)測(cè)試模組資源中；可編程數(shù)據(jù)選擇器模塊，接收所述算法向量發(fā)生器模塊輸出的第一測(cè)試向量，通過(guò)內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)綔y(cè)試模組資源中；測(cè)試模組，包括邏輯測(cè)試模塊，波形格式控制器模塊，管腳電路模塊和數(shù)字比較模塊， 其中邏輯測(cè)試模塊，接收主時(shí)鐘信號(hào)和所述算法向量發(fā)生器模塊通過(guò)可編程數(shù)據(jù)選擇器模塊向測(cè)試模組發(fā)出的第一測(cè)試向量，同時(shí)向所述波形格式控制器模塊發(fā)送第二測(cè)試向量， 在測(cè)試開(kāi)始之前，所述算法向量發(fā)生器模塊通過(guò)所述可編程數(shù)據(jù)選擇器模塊將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中并存儲(chǔ)，傳送完畢后，邏輯測(cè)試模塊中就存放了需要用于測(cè)試的所有向量信息，測(cè)試開(kāi)始時(shí)，所述時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到所述測(cè)試邏輯模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，所述邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，組成第二測(cè)試向量，并根據(jù)主時(shí)鐘信號(hào)同步傳送第二測(cè)試向量到所述波形格式控制器模塊；波形格式控制器模塊，接收所述可編程數(shù)據(jù)選擇器模塊發(fā)來(lái)的第一測(cè)試向量或所述邏輯測(cè)試模塊發(fā)來(lái)的第二測(cè)試向量，以及時(shí)鐘信號(hào)，結(jié)合所述第一測(cè)試向量或及波形格式生成測(cè)試需要的波形；管腳電路模塊，接收所述波形格式控制器模塊的輸出波形，將輸出波形進(jìn)行一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，并且接收待測(cè)器件反饋回來(lái)的信號(hào)，所述管腳電路模塊上還設(shè)置有一個(gè)用來(lái)判斷“0”信號(hào)和“ 1，，信號(hào)的參考電壓，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與所述參考電壓進(jìn)行比較以判斷反饋回來(lái)的信號(hào)是“0”還是“1”，并將比較的結(jié)果輸出；數(shù)字比較模塊，接收所述波形格式控制器模塊的輸出波形以及管腳電路模塊比較的結(jié)果，將二者進(jìn)行對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。
2.根據(jù)權(quán)利要求1所述的數(shù)字半導(dǎo)體器件的測(cè)試裝置，其特征在于，所述邏輯測(cè)試模塊有兩個(gè)端口，一個(gè)端口用來(lái)接收時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，另外一個(gè)端口是數(shù)據(jù)端口，既用于接收所述算法向量發(fā)生器模塊的第一測(cè)試向量，又用于輸出第二測(cè)試向量到所述波形格式控制器模塊。
3.根據(jù)權(quán)利要求1所述的數(shù)字半導(dǎo)體器件的測(cè)試裝置，其特征在于，所述邏輯測(cè)試模塊包括存儲(chǔ)單元和控制單元，所述邏輯測(cè)試模塊接收的第一測(cè)試向量存儲(chǔ)在所述存儲(chǔ)單元中，所述控制單元從所述存儲(chǔ)單元中挑選第一測(cè)試向量生成所述第二測(cè)試向量。
4.根據(jù)權(quán)利要求1所述的數(shù)字半導(dǎo)體器件的測(cè)試裝置，其特征在于，所述測(cè)試模組為一個(gè)或多個(gè)，多個(gè)測(cè)試模組連接時(shí)并聯(lián)連接，每個(gè)測(cè)試模組對(duì)應(yīng)一個(gè)待測(cè)器件。
5.一種采用如權(quán)利要求1-4中任意一項(xiàng)所述的數(shù)字半導(dǎo)體器件的測(cè)試裝置實(shí)現(xiàn)的數(shù)字半導(dǎo)體器件的測(cè)試方法，其特征在于，當(dāng)需要輸出波形至待測(cè)芯片時(shí)，所述算法向量發(fā)生器模塊會(huì)根據(jù)所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)輸出第一測(cè)試向量至所述可編程數(shù)據(jù)選擇器模塊中，通過(guò)所述可編程數(shù)據(jù)選擇器模塊內(nèi)部開(kāi)關(guān)的切換，將第一測(cè)試向量傳輸?shù)酱郎y(cè)模組資源中，如果是進(jìn)行存儲(chǔ)器件的測(cè)試，首先第一測(cè)試向量通過(guò)測(cè)試模組中的所述波形格式控制器模塊，所述波形格式控制器模塊接收由所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合第一測(cè)試向量及波形格式生成測(cè)試需要的波形，然后所述波形格式控制器模塊會(huì)將生成的波形傳送到所述管腳電路模塊，所述管腳電路模塊將該波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，所述管腳電路模塊接收待測(cè)器件反饋回來(lái)的信號(hào)，所述管腳電路模塊上還設(shè)置有一個(gè)用來(lái)判斷“0”信號(hào)和“ 1”信號(hào)的參考電壓，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與所述參考電壓進(jìn)行比較以判斷反饋回來(lái)的信號(hào)是“0”還是“1”，并將比較的結(jié)果輸出；之后在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和所述管腳電路模塊中比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL ；如果是進(jìn)行邏輯器件的測(cè)試，在測(cè)試開(kāi)始之前，所述算法向量發(fā)生器模塊通過(guò)所述可編程數(shù)據(jù)選擇器模塊將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中，傳送完畢后，邏輯測(cè)試模塊中就存放了需要用于測(cè)試的所有向量信息，測(cè)試開(kāi)始時(shí)，所述時(shí)序發(fā)生器模塊發(fā)送主時(shí)鐘信號(hào)到所述邏輯測(cè)試模塊，同時(shí)發(fā)送時(shí)鐘信號(hào)到所述波形格式控制器模塊，所述邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，并組合生成第二測(cè)試向量，所述邏輯測(cè)試模塊根據(jù)基本時(shí)鐘同步傳送第二測(cè)試向量到所述波形格式控制器模塊，所述波形格式控制器模塊接收由所述時(shí)序發(fā)生器模塊發(fā)送的主時(shí)鐘信號(hào)，結(jié)合第二測(cè)試向量及波形格式生成測(cè)試需要的波形，然后所述波形格式控制器模塊會(huì)將生成的波形傳送到所述管腳電路模塊，所述管腳電路模塊將該波形作一定電壓幅度調(diào)整后，輸出至待測(cè)器件的引腳上，所述管腳電路模塊接收待測(cè)器件反饋回來(lái)的信號(hào)，在管腳電路模塊的比較器中將反饋回來(lái)的信號(hào)與 VO(Voltage Output)生成的比較電平進(jìn)行比較，并將比較的結(jié)果輸出；之后在比較周期，所述波形格式控制器模塊會(huì)將波形傳送到所述數(shù)字比較模塊，用來(lái)和所述管腳電路模塊中比較器的輸出結(jié)果作對(duì)比，以判斷待測(cè)器件的輸出響應(yīng)和測(cè)試向量的期待值是否一致，來(lái)決定功能測(cè)試結(jié)果的PASS/FAIL。
6.根據(jù)權(quán)利要求5所述數(shù)字半導(dǎo)體器件的測(cè)試方法，其特征在于，在測(cè)試開(kāi)始之前，所述第一測(cè)試向量為多個(gè)，所述多個(gè)第一測(cè)試向量分多次傳送至所述邏輯測(cè)試模塊。
全文摘要
本發(fā)明公開(kāi)了一種數(shù)字半導(dǎo)體器件的測(cè)試裝置及方法，測(cè)試裝置包括時(shí)序發(fā)生器模塊、算法向量發(fā)生器模塊、可編程數(shù)據(jù)選擇器模塊和測(cè)試模組，測(cè)試模組包括邏輯測(cè)試模塊，波形格式控制器模塊，管腳電路模塊和數(shù)字比較模塊，邏輯測(cè)試模塊接收主時(shí)鐘信號(hào)和第一測(cè)試向量，同時(shí)向波形格式控制器模塊發(fā)送第二測(cè)試向量，在測(cè)試開(kāi)始之前，將第一測(cè)試向量傳輸?shù)剿鲞壿嫓y(cè)試模塊中并存儲(chǔ)，測(cè)試開(kāi)始時(shí)，邏輯測(cè)試模塊挑選存儲(chǔ)的第一測(cè)試向量，組成第二測(cè)試向量，并傳送到所述波形格式控制器模塊。本發(fā)明對(duì)現(xiàn)有存儲(chǔ)器測(cè)試儀功能進(jìn)行了強(qiáng)化，使其不僅具備原有強(qiáng)大的存儲(chǔ)器測(cè)試功能，并且兼具復(fù)雜邏輯器件測(cè)試的能力，同時(shí)極高的同測(cè)能力也是現(xiàn)有的邏輯測(cè)試儀所無(wú)法企及的，有效地降低了測(cè)試成本，節(jié)省了測(cè)試時(shí)間。
文檔編號(hào)G01R31/3177GK102540059SQ20101060633
公開(kāi)日2012年7月4日 申請(qǐng)日期2010年12月27日 優(yōu)先權(quán)日2010年12月27日
發(fā)明者朱淵源, 辛吉升 申請(qǐng)人:上海華虹Nec電子有限公司