專利名稱：低功耗掃描測(cè)試電路及運(yùn)行方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種低功耗集成電路，特別涉及一種低功耗掃描測(cè)試電路。
背景技術(shù)：
隨著集成電路工藝和設(shè)計(jì)技術(shù)的發(fā)展，集成電路已經(jīng)發(fā)展到系統(tǒng)芯片(SoC)和片 上網(wǎng)絡(luò)(NoC)時(shí)代，而且芯片工作頻率越來(lái)越高，芯片測(cè)試時(shí)的功耗問(wèn)題越來(lái)越嚴(yán)重。由 于芯片正常工作時(shí)的輸入數(shù)據(jù)存在很大的相關(guān)性，而測(cè)試時(shí)各輸入數(shù)據(jù)之間的相關(guān)性卻很 低，導(dǎo)致電路的活動(dòng)性在測(cè)試模式下遠(yuǎn)高于正常工作模式，使得芯片在測(cè)試模式下的功耗 比正常模式下高出1-2倍左右。測(cè)試時(shí)的高功耗會(huì)降低手持電子設(shè)備的電池使用壽命，增 加芯片的測(cè)試成本，降低芯片的可靠性，甚至直接燒壞芯片，導(dǎo)致芯片成品率降低。當(dāng)前，CMOS集成電路仍然占據(jù)主導(dǎo)地位，在目前的工藝條件下，源于漏電流的 CMOS電路靜態(tài)功耗還比較小，功耗主要來(lái)自動(dòng)態(tài)功耗，而動(dòng)態(tài)功耗主要由電路的輸出狀態(tài) 跳變時(shí)對(duì)負(fù)載電容的充放電以及短路電流引起，該功耗直接取決于電路節(jié)點(diǎn)的跳變次數(shù)。 因而最大限度地降低測(cè)試向量的跳變次數(shù)就成了降低測(cè)試功耗的關(guān)鍵。掃描測(cè)試技術(shù)作為當(dāng)前集成電路產(chǎn)業(yè)界主流的可測(cè)性設(shè)計(jì)方法，在集成電路設(shè)計(jì) 中得到了廣泛的應(yīng)用。對(duì)于基于掃描結(jié)構(gòu)的集成電路，測(cè)試時(shí)的功耗主要集中在時(shí)序掃描 元件和組合邏輯電路中。在測(cè)試向量掃描移入和測(cè)試結(jié)果移出掃描鏈的過(guò)程中，組合邏輯 中會(huì)有大量的冗余跳變，研究表明，在測(cè)試向量移入和測(cè)試結(jié)果移出掃描鏈的過(guò)程中，組合 邏輯的功耗占總功耗的78%左右。因而，降低掃描測(cè)試功耗的關(guān)鍵就變?yōu)槿绾斡行Ы档徒M 合邏輯的動(dòng)態(tài)跳變功耗。掃描設(shè)計(jì)中的掃描鏈有助于初始化電路節(jié)點(diǎn)和捕獲測(cè)試結(jié)果，提高電路的可控性 和可觀察性，從而提高故障覆蓋率。圖1為傳統(tǒng)掃描測(cè)試結(jié)構(gòu)中的掃描鏈結(jié)構(gòu)。SDFF1， SDFF2，…，SDFFn為掃描觸發(fā)器，SI為掃描輸入端，SE為掃描控制端(‘O，時(shí)為正常工作 模式，‘1’時(shí)為掃描測(cè)試模式)，CK為掃描測(cè)試時(shí)鐘，D1，D2，…，Dn為組合邏輯的輸出信號(hào)， Ql，Q2，…，Qn為掃描觸發(fā)器輸出到組合邏輯的信號(hào)。掃描測(cè)試的工作步驟如下
(1)將電路置成測(cè)試模式(SE= ‘1’)，利用掃描時(shí)鐘CK和掃描輸入端SI使掃描觸發(fā) 器置成全‘O’和全‘1’兩種狀態(tài)，以檢查每個(gè)掃描觸發(fā)器是否具有2種穩(wěn)定狀態(tài)，然后 檢查每個(gè)掃描觸發(fā)器所有可能的當(dāng)前狀態(tài)和次態(tài)。(2)從原始輸入端和掃描輸入端SI施加測(cè)試向量至電路的組合部分和掃描鏈，η 個(gè)時(shí)鐘周期后測(cè)試向量到達(dá)掃描鏈中所有的掃描觸發(fā)器。(3)將電路置成正常工作模式(SE= ‘0’ ) 1個(gè)時(shí)鐘周期。(4)返回測(cè)試模式(SE= ‘1’)，從掃描鏈中移出測(cè)試結(jié)果，在掃描輸出端SO和原 始輸出端進(jìn)行觀察(或把測(cè)試結(jié)果進(jìn)行壓縮，并傳送到自動(dòng)測(cè)試設(shè)備ATE中進(jìn)行比較分析)。(5)重復(fù)步驟(2) (4)，直至施加完所有測(cè)試向量。圖2為傳統(tǒng)掃描測(cè)試結(jié)構(gòu)中的掃描觸發(fā)器結(jié)構(gòu)。傳統(tǒng)掃描觸發(fā)器由一個(gè)D觸發(fā)器和一個(gè)二路選通器MUX構(gòu)成，掃描控制信號(hào)SE為邏輯‘0’時(shí)，D觸發(fā)器的輸入端D連接MUX 的輸入端D (即組合邏輯的輸出數(shù)據(jù)01，02廣"，011)，掃描控制信號(hào)SE為邏輯‘1’時(shí)，D觸 發(fā)器的輸入端D連接MUX的輸入端SD (即掃描輸入端)，掃描測(cè)試向量通過(guò)該端口移入至掃 描鏈。Q為掃描觸發(fā)器輸出，該輸出既連接相鄰的下一個(gè)掃描觸發(fā)器的掃描輸入端，又輸出 至組合邏輯，Q端的輸出數(shù)據(jù)僅僅在測(cè)試步驟(3)時(shí)對(duì)于組合邏輯來(lái)說(shuō)有實(shí)際價(jià)值，在掃描 向量移入和測(cè)試結(jié)果移出過(guò)程中，Q的數(shù)值對(duì)于組合邏輯沒(méi)有任何意義。但由于Q值在不 斷跳變，所以組合邏輯產(chǎn)生大量無(wú)用的功耗。

發(fā)明內(nèi)容
本發(fā)明是針對(duì)現(xiàn)在低功耗掃描測(cè)試結(jié)構(gòu)中組合邏輯產(chǎn)生大量無(wú)用功耗的問(wèn)題，提 出了一種低功耗掃描測(cè)試電路結(jié)構(gòu)及運(yùn)行方法，可消除組合邏輯產(chǎn)生的無(wú)用功耗，從而降 低整個(gè)集成電路芯片測(cè)試的功耗。本發(fā)明的技術(shù)方案為一種低功耗掃描測(cè)試電路，包括組合邏輯和掃描鏈，掃描鏈 由η個(gè)低功耗掃描觸發(fā)器串聯(lián)而成，η為自然數(shù)，掃描輸入端為Si，掃描控制端為SE，接每 個(gè)低功耗掃描觸發(fā)器控制端，掃描測(cè)試時(shí)鐘為CK，接每個(gè)低功耗掃描觸發(fā)器的時(shí)鐘輸入端， D1，D2，…，Dn為組合邏輯的輸出到掃描鏈的各個(gè)低功耗掃描觸發(fā)器的信號(hào)，Q1，Q2，…，Qn 為各個(gè)低功耗掃描觸發(fā)器輸出到組合邏輯的信號(hào)，每個(gè)低功耗掃描觸發(fā)器的掃描輸入端SD 連接到前一個(gè)低功耗掃描觸發(fā)器的SQ端。所述低功耗掃描觸發(fā)器由一個(gè)D觸發(fā)器、一個(gè)二路選通器MUX和一個(gè)2輸入或非 門構(gòu)成，組合邏輯的輸出D與掃描輸入端SD共同輸入到二路選通器MUX，二路選通器MUX輸 出端接D觸發(fā)器輸入，掃描控制端SE與D觸發(fā)器輸出QN共同輸入2輸入或非門，2輸入或 非門的輸出為低功耗掃描觸發(fā)器輸出到組合邏輯的信號(hào)，D觸發(fā)器輸出Q為低功耗掃描觸 發(fā)器的SQ端。一種低功耗掃描測(cè)試電路的運(yùn)行方法，包括低功耗掃描測(cè)試電路，方法具體運(yùn)行 步驟如下
1)將低功耗掃描測(cè)試電路置成測(cè)試模式，即SE=‘1’，利用掃描時(shí)鐘CK和掃描輸入端 SI使低功耗掃描觸發(fā)器置成全‘0’和全‘1’兩種狀態(tài)，并檢查每個(gè)掃描觸發(fā)器是否具有2 種穩(wěn)定狀態(tài)，然后檢查每個(gè)掃描觸發(fā)器所有可能的當(dāng)前狀態(tài)和次態(tài)；
2)從原始輸入端和掃描輸入端SI施加測(cè)試向量至低功耗掃描測(cè)試電路的組合部分和 掃描鏈，η個(gè)時(shí)鐘周期后測(cè)試向量到達(dá)掃描鏈中所有的低功耗掃描觸發(fā)器；
3)將電路置成正常工作模式，即SE=‘0’，1個(gè)時(shí)鐘周期，掃描觸發(fā)器的輸出一組完整的 測(cè)試向量Q1，Q2，一,Qn和原始輸入信號(hào)被一起施加到組合邏輯，產(chǎn)生輸出結(jié)果，輸出結(jié)果 通過(guò)組合邏輯的輸出Dl，D2,…，Dn輸入至各個(gè)低功耗掃描觸發(fā)器；
4)返回測(cè)試模式，即SE=‘1’，從掃描鏈中移出測(cè)試結(jié)果，在掃描輸出端SO和原始輸 出端進(jìn)行觀察；
5)重復(fù)步驟(2) (4)，直至施加完所有測(cè)試向量。本發(fā)明的有益效果在于本發(fā)明低功耗掃描測(cè)試電路及運(yùn)行方法，對(duì)待測(cè)電路中 掃描鏈結(jié)構(gòu)的改進(jìn)，大幅降低測(cè)試時(shí)的動(dòng)態(tài)功耗，為集成電路工藝和設(shè)計(jì)技術(shù)的發(fā)展提供 了支持，保證了系統(tǒng)芯片的正常工作。


圖1為傳統(tǒng)掃描鏈結(jié)構(gòu)圖； 圖2為傳統(tǒng)掃描觸發(fā)器結(jié)構(gòu)圖3為本發(fā)明低功耗掃描測(cè)試電路結(jié)構(gòu)框圖； 圖4為本發(fā)明低功耗掃描測(cè)試電路中低功耗掃描觸發(fā)器結(jié)構(gòu)圖； 圖5為本發(fā)明低功耗掃描觸發(fā)器工作時(shí)的波形圖； 圖6為本發(fā)明掃描測(cè)試原理框圖。
具體實(shí)施例方式圖3為所示的低功耗掃描測(cè)試結(jié)構(gòu)框圖，在測(cè)試向量移入和測(cè)試結(jié)果移出掃描鏈 的過(guò)程中掃描觸發(fā)器輸出至組合邏輯的數(shù)據(jù)保持為邏輯‘0’，從而大幅降低功耗。圖3中，SDFF1，SDFF2，…，SDFFn為低功耗掃描觸發(fā)器，SI為掃描輸入端，SE為掃 描控制端(‘0’時(shí)為正常工作模式，‘1’時(shí)為掃描測(cè)試模式)，CK為掃描時(shí)鐘，D1，D2，…，Dn 為組合邏輯的輸出信號(hào)，Q1，Q2，…，Qn為掃描觸發(fā)器輸出至組合邏輯的信號(hào)。與傳統(tǒng)掃 描結(jié)構(gòu)不同的是，每個(gè)掃描觸發(fā)器的掃描輸入端(SD)連接到前一個(gè)掃描觸發(fā)器的SQ端。在 測(cè)試向量從SDFFl開(kāi)始到SDFFn依次進(jìn)行的掃描移位過(guò)程中以及測(cè)試結(jié)果移出掃描鏈的過(guò) 程中，每個(gè)掃描觸發(fā)器的輸出Q端始終保持為數(shù)值‘0’，在此過(guò)程中，原始輸入端也同樣保 持原有的數(shù)值不變，這樣組合邏輯中各電路節(jié)點(diǎn)沒(méi)有任何跳變，保證了該過(guò)程中組合邏輯 的功耗能降到最低。圖3中掃描測(cè)試的工作原理如下
(1)將電路置成測(cè)試模式(SE= ‘1’)，利用掃描時(shí)鐘CK和掃描輸入端SI使掃描觸發(fā) 器置成全‘0’和全‘1’兩種狀態(tài)以檢查每個(gè)掃描觸發(fā)器是否具有2種穩(wěn)定狀態(tài)，然后檢查 每個(gè)掃描觸發(fā)器所有可能的當(dāng)前狀態(tài)和次態(tài)。(2)從原始輸入端和掃描輸入端SI施加測(cè)試向量至電路的組合部分和掃描鏈，η 個(gè)時(shí)鐘周期后測(cè)試向量到達(dá)掃描鏈中所有的掃描觸發(fā)器。(3)將電路置成正常工作模式(SE= ‘0’)1個(gè)時(shí)鐘周期，掃描觸發(fā)器的輸出Q1， Q2,…，Qn (完整的一組測(cè)試向量)和原始輸入信號(hào)被一起施加到組合邏輯，產(chǎn)生輸出結(jié)果， 輸出結(jié)果通過(guò)組合邏輯的輸出D1，D2，…，Dn輸入至掃描觸發(fā)器SDFF1，SDFF2,…，SDFFn。(4)返回測(cè)試模式(SE= ‘1’)，從掃描鏈中移出測(cè)試結(jié)果，在掃描輸出端SO和原 始輸出端進(jìn)行觀察(或把測(cè)試結(jié)果進(jìn)行壓縮，并傳送到自動(dòng)測(cè)試設(shè)備ATE中進(jìn)行比較分析)。(5)重復(fù)步驟(2) (4)，直至施加完所有測(cè)試向量。以上測(cè)試步驟(1) (4)中，過(guò)程(1)，(2)，(4)中掃描觸發(fā)器的所有輸出 Ql, Q2,…，Qn始終保持邏輯‘0’，組合邏輯沒(méi)有跳變功耗產(chǎn)生，僅在步驟(3)中組合邏輯 的輸入可能有跳變，而且僅有一個(gè)時(shí)鐘周期，該跳變產(chǎn)生的功耗較小。圖4為圖3所示低功耗掃描觸發(fā)器的實(shí)現(xiàn)結(jié)構(gòu)，低功耗掃描觸發(fā)器由一個(gè)D觸發(fā) 器、一個(gè)二路選通器MUX和一個(gè)2輸入或非門NOR構(gòu)成，掃描控制信號(hào)SE為邏輯‘0’時(shí)，D 觸發(fā)器的輸入端D連接MUX的輸入端D (即組合邏輯的輸出數(shù)據(jù)Dl，D2,…，Dn)，掃描控制 信號(hào)SE為邏輯‘1’時(shí)，D觸發(fā)器的輸入端D連接MUX的輸入端SD (即掃描輸入端)，掃描測(cè)試向量通過(guò)該端口移入至掃描鏈?；蚍情TNOR的輸出端Q為掃描觸發(fā)器輸出，該端口連接 相鄰的下一個(gè)掃描觸發(fā)器的掃描輸入端SD，掃描觸發(fā)器的SQ端(即D觸發(fā)器的Q端)連接 組合邏輯?？梢院苊黠@看出，當(dāng)掃描控制信號(hào)SE為邏輯‘1’時(shí)，無(wú)論D觸發(fā)器的輸出端QN 為何值，或非門NOR的輸出值一直保持邏輯‘0’ ；當(dāng)SE為邏輯‘0’時(shí)，掃描觸發(fā)器的輸出端 Q與D觸發(fā)器的輸出端Q的數(shù)值相同。從而實(shí)現(xiàn)在測(cè)試向量掃描移入和測(cè)試結(jié)果掃描移出 過(guò)程中組合邏輯沒(méi)有動(dòng)態(tài)跳變功耗產(chǎn)生。圖5為掃描輸入SI和掃描輸出結(jié)果均為‘1’時(shí)低功耗掃描觸發(fā)器工作時(shí)的波形 圖。CK為掃描時(shí)鐘，SE為掃描控制信號(hào)，掃描輸入和掃描輸出時(shí)該信號(hào)均為邏輯‘1’，對(duì)組 合邏輯進(jìn)行測(cè)試時(shí)，該信號(hào)為邏輯‘0’，掃描觸發(fā)器的Q輸出端在SE為邏輯‘0’時(shí)其數(shù)值與 SQ端信號(hào)相同，此時(shí)，Q端為掃描移入的測(cè)試向量。與傳統(tǒng)掃描觸發(fā)器相比，本發(fā)明僅僅需要增加一個(gè)2輸入或非門(4個(gè)MOS晶體 管)，即可實(shí)現(xiàn)組合邏輯功耗的大幅降低。本發(fā)明可應(yīng)用在集成電路設(shè)計(jì)中，用來(lái)降低測(cè)試時(shí)的動(dòng)態(tài)功耗。其典型的應(yīng)用如 圖6所示。測(cè)試系統(tǒng)包括自動(dòng)測(cè)試設(shè)備(ATE)和待測(cè)電路。待測(cè)電路中包括測(cè)試向量解壓 縮電路、測(cè)試響應(yīng)壓縮電路、掃描鏈、組合邏輯和其他電路(圖中省略)。測(cè)試前首先使用軟 件工具按照一定的壓縮算法對(duì)原始測(cè)試向量集進(jìn)行壓縮，并將壓縮后的測(cè)試向量集存儲(chǔ)到 自動(dòng)測(cè)試設(shè)備ATE中。在測(cè)試準(zhǔn)備階段，將壓縮過(guò)的激勵(lì)裝載到待測(cè)電路中的測(cè)試激勵(lì)解 壓縮電路，解壓縮電路將測(cè)試數(shù)據(jù)解碼后通過(guò)掃描鏈?zhǔn)┘拥酱郎y(cè)芯核(組合邏輯、IP核等) 上。在測(cè)試階段，捕獲到測(cè)試響應(yīng)后，對(duì)響應(yīng)信號(hào)進(jìn)行壓縮，把結(jié)果和ATE中存儲(chǔ)的期望結(jié) 果相比較，以確定芯片是否有故障。
權(quán)利要求
一種低功耗掃描測(cè)試電路，包括組合邏輯和掃描鏈，掃描鏈由n個(gè)低功耗掃描觸發(fā)器串聯(lián)而成，n為自然數(shù)，掃描輸入端為SI，掃描控制端為SE，接每個(gè)低功耗掃描觸發(fā)器控制端，掃描測(cè)試時(shí)鐘為CK，接每個(gè)低功耗掃描觸發(fā)器的時(shí)鐘輸入端，D1，D2，…,Dn為組合邏輯的輸出到掃描鏈的各個(gè)低功耗掃描觸發(fā)器的信號(hào)，Q1，Q2，…,Qn為各個(gè)低功耗掃描觸發(fā)器輸出到組合邏輯的信號(hào)，其特征在于，每個(gè)低功耗掃描觸發(fā)器的掃描輸入端SD連接到前一個(gè)低功耗掃描觸發(fā)器的SQ端。
2.根據(jù)權(quán)利要求1所述低功耗掃描測(cè)試電路，其特征在于，所述低功耗掃描觸發(fā)器由 一個(gè)D觸發(fā)器、一個(gè)二路選通器MUX和一個(gè)2輸入或非門構(gòu)成，組合邏輯的輸出D與掃描輸 入端SD共同輸入到二路選通器MUX，二路選通器MUX輸出端接D觸發(fā)器輸入，掃描控制端 SE與D觸發(fā)器輸出QN共同輸入2輸入或非門，2輸入或非門的輸出為低功耗掃描觸發(fā)器輸 出到組合邏輯的信號(hào)，D觸發(fā)器輸出Q為低功耗掃描觸發(fā)器的SQ端。
3 一種低功耗掃描測(cè)試電路的運(yùn)行方法，包括低功耗掃描測(cè)試電路，其特征在于，方法 具體運(yùn)行步驟如下1)將低功耗掃描測(cè)試電路置成測(cè)試模式，即SE=‘1’，利用掃描時(shí)鐘CK和掃描輸入端 SI使低功耗掃描觸發(fā)器置成全‘0’和全‘1’兩種狀態(tài)，并檢查每個(gè)掃描觸發(fā)器是否具有2 種穩(wěn)定狀態(tài)，然后檢查每個(gè)掃描觸發(fā)器所有可能的當(dāng)前狀態(tài)和次態(tài)；2)從原始輸入端和掃描輸入端SI施加測(cè)試向量至低功耗掃描測(cè)試電路的組合部分和 掃描鏈，η個(gè)時(shí)鐘周期后測(cè)試向量到達(dá)掃描鏈中所有的低功耗掃描觸發(fā)器；3)將電路置成正常工作模式，即SE=‘0’，1個(gè)時(shí)鐘周期，掃描觸發(fā)器的輸出一組完整的 測(cè)試向量Q1，Q2，一,Qn和原始輸入信號(hào)被一起施加到組合邏輯，產(chǎn)生輸出結(jié)果，輸出結(jié)果 通過(guò)組合邏輯的輸出Dl，D2,…，Dn輸入至各個(gè)低功耗掃描觸發(fā)器；4)返回測(cè)試模式，即SE=‘1’，從掃描鏈中移出測(cè)試結(jié)果，在掃描輸出端SO和原始輸 出端進(jìn)行觀察；5)重復(fù)步驟(2) (4)，直至施加完所有測(cè)試向量。
全文摘要
本發(fā)明涉及一種低功耗掃描測(cè)試電路及運(yùn)行方法，通過(guò)在傳統(tǒng)的掃描觸發(fā)器的基礎(chǔ)上，加上一個(gè)簡(jiǎn)單的2輸入或非邏輯門，并且對(duì)掃描鏈的結(jié)構(gòu)稍加改進(jìn)，每個(gè)低功耗掃描觸發(fā)器的掃描輸入端SD連接到前一個(gè)低功耗掃描觸發(fā)器的SQ端，這樣可實(shí)現(xiàn)在測(cè)試向量進(jìn)行掃描移入和測(cè)試結(jié)果進(jìn)行掃描移出過(guò)程中，組合邏輯部分沒(méi)有動(dòng)態(tài)跳變功耗產(chǎn)生，極大地降低了測(cè)試功耗，而且僅有很少的硬件開(kāi)銷。為集成電路工藝和設(shè)計(jì)技術(shù)的發(fā)展提供了支持，保證了系統(tǒng)芯片的正常工作。
文檔編號(hào)G01R31/3183GK101975922SQ201010502350
公開(kāi)日2011年2月16日 申請(qǐng)日期2010年10月11日 優(yōu)先權(quán)日2010年10月11日
發(fā)明者葉波 申請(qǐng)人:上海電力學(xué)院