專利名稱：一種電纜測(cè)試電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種測(cè)試電路，具體涉及一種用于測(cè)試電纜是否短路、錯(cuò)接、漏接
的電纜測(cè)試電路。
背景技術(shù)：
目前，檢查鋪設(shè)距離較遠(yuǎn)的電纜是否短路、錯(cuò)接、漏接的方法是采用萬(wàn)用表、插針 和導(dǎo)線來(lái)進(jìn)行測(cè)試。用這種方法測(cè)試電纜是否錯(cuò)接、漏接的過(guò)程為在被測(cè)電纜的一端(近 端)用導(dǎo)線將被測(cè)電纜的芯線與屏蔽層短接，在另一端(遠(yuǎn)端)用萬(wàn)用表連接被測(cè)電纜的 芯線和屏蔽層，使導(dǎo)線、被測(cè)電纜的芯線、屏蔽層、萬(wàn)用表形成回路，通過(guò)觀察萬(wàn)用表的指示 情況來(lái)判斷被測(cè)試電纜芯線的通斷、連接順序；測(cè)試電纜是否短接的過(guò)程為將被測(cè)電纜 的一段(近端)"斷開(kāi)"(不連接任何設(shè)備和短接線)，用萬(wàn)用表的歐姆最高檔測(cè)試任意兩 根芯線組合的絕緣性，每進(jìn)行一次測(cè)試，都需要重新將插針拔插一次，再通過(guò)對(duì)講機(jī)等通訊 設(shè)備通知電纜另外一端(遠(yuǎn)端)人員短接需要測(cè)量的芯線號(hào)。可見(jiàn)，檢查電纜時(shí)，至少需要 兩個(gè)工作人員；而且如果被測(cè)電纜的芯線數(shù)量較大，將耗費(fèi)大量的時(shí)間，很容易導(dǎo)致不完全 測(cè)試的情況發(fā)生，存在安全隱患；此外，被測(cè)電纜各芯線的檢測(cè)結(jié)果采用人工記錄，在記錄 過(guò)程中也存在出錯(cuò)的可能。

發(fā)明內(nèi)容本實(shí)用新型所要解決的技術(shù)問(wèn)題是針對(duì)上述現(xiàn)有技術(shù)存在的不足而提供一種基 于CPLD技術(shù)的電纜測(cè)試電路，具有體積小、使用方便、自動(dòng)形成檢測(cè)結(jié)果、容易擴(kuò)展連接到 其他數(shù)字設(shè)備等優(yōu)點(diǎn)。 本實(shí)用新型為解決上述提出的技術(shù)問(wèn)題所采用的技術(shù)方案為包括近端電路單元 和遠(yuǎn)端電路單元，所述近端電路單元包括方波發(fā)生器11、計(jì)數(shù)器12、計(jì)時(shí)器13、與門14、編 碼器15、D觸發(fā)器16、鎖存器17，所述方波發(fā)生器的信號(hào)端CLK分別與計(jì)數(shù)器的時(shí)鐘輸入端 CLK、計(jì)時(shí)器的清零端CLR、 D觸發(fā)器的輸入端D相連，計(jì)數(shù)器的輸出端Q[3. . 0]與鎖存器的 高四位輸入端DH[7..4]相連，計(jì)時(shí)器的輸出端Q[3..0]和與門的輸入端相連，與門的輸出 端141與計(jì)數(shù)器的清零端CLR相連，編碼器的輸出端RESULT[3. . 0]與鎖存器的低四位輸入 端DL[3. . 0]相連，D觸發(fā)器的輸出端Q與鎖存器的輸入端EN相連；所述遠(yuǎn)端電路單元包括 計(jì)數(shù)器21、計(jì)時(shí)器22、與門23、譯碼器24，計(jì)數(shù)器21的輸出端Q[3..0]與解碼器24的輸入 端RESULT [3. . 0]相連，計(jì)時(shí)器22的輸出端Q[3. . 0]和與門23的輸入端相連，與門23的輸 出端231與計(jì)數(shù)器21的清零端CLR相連。 根據(jù)上述方案，所述方波發(fā)生器11的信號(hào)端CLK與被測(cè)電纜的近端屏蔽 層Al相連，計(jì)數(shù)器21的輸入端CLK與被測(cè)電纜的遠(yuǎn)端屏蔽層A2相連，編碼器15的 輸入端CHANNEL[15..0]與被測(cè)電纜近端各芯線B1按順序相連，解碼器24的輸入端 CHANNEL[15. . 0]與被測(cè)電纜遠(yuǎn)端各芯線B2按順序相連。 根據(jù)上述方案，所述計(jì)數(shù)器12和計(jì)數(shù)器21都以上升沿為觸發(fā)對(duì)方波信號(hào)進(jìn)行計(jì)數(shù)，計(jì)時(shí)器13和計(jì)時(shí)器22都對(duì)方波信號(hào)的低電平計(jì)時(shí)，計(jì)時(shí)器13的時(shí)鐘輸入端CLK接頻 率lKHz的信號(hào)。 A1、A2分別表示被測(cè)電纜的近端屏蔽層、遠(yuǎn)端屏蔽層，B1、B2分別表示被測(cè)電纜的 近端各芯線、遠(yuǎn)端各芯線。本實(shí)用新型的工作原理為啟動(dòng)測(cè)量時(shí)，選定被測(cè)電纜中的某一 條芯線，方波發(fā)生器11發(fā)送出方波信號(hào)，且以方波的上升沿為觸發(fā)，計(jì)數(shù)器12和計(jì)數(shù)器21 同時(shí)對(duì)方波信號(hào)進(jìn)行計(jì)數(shù)，使被測(cè)電纜的近端各芯線Bl和遠(yuǎn)端各芯線B2信號(hào)同步，計(jì)數(shù)器 21通過(guò)譯碼器24將計(jì)數(shù)結(jié)果譯碼送至被測(cè)電纜的遠(yuǎn)端各芯線B2，編碼器15將檢測(cè)結(jié)果編 碼送至數(shù)據(jù)鎖存器17低四位鎖存，方波發(fā)生器送出的方波信號(hào)通過(guò)D觸發(fā)器16延時(shí)做鎖 存器17的使能端，此時(shí)，鎖存器17里保存有被測(cè)電纜的當(dāng)前芯線信號(hào)和檢測(cè)結(jié)果。結(jié)束測(cè) 量時(shí)，方波發(fā)生器停止發(fā)送方波信號(hào)，計(jì)時(shí)器13和計(jì)時(shí)器22開(kāi)始計(jì)時(shí)， 一旦計(jì)時(shí)器13、計(jì)時(shí) 器22的輸出全為高電平時(shí)，計(jì)數(shù)器12、計(jì)數(shù)器21清零，準(zhǔn)備下次測(cè)量。 本實(shí)用新型的有益效果在于1.采用遠(yuǎn)近端同步收發(fā)信號(hào)，減少了傳統(tǒng)測(cè)試的工 作量，節(jié)省了檢查時(shí)間；2.采用CPLD技術(shù)，提高了測(cè)試的可靠性；3.測(cè)試時(shí)，被測(cè)電纜的所 有芯線與測(cè)量電路全部相連，避免了不完全測(cè)試的情況發(fā)生；4.檢測(cè)結(jié)果自動(dòng)生成，避免 了人工記錄可能出現(xiàn)的錯(cuò)誤，提高了測(cè)試準(zhǔn)確度。

圖1為本實(shí)用新型一個(gè)實(shí)施例的近端電路單元原理圖。 圖2為本實(shí)用新型一個(gè)實(shí)施例的遠(yuǎn)端電路單元原理圖。
具體實(shí)施方式
以下結(jié)合附圖進(jìn)一步說(shuō)明本實(shí)用新型的實(shí)施例，Al、 A2分別表示被測(cè)電纜的近端 屏蔽層、遠(yuǎn)端屏蔽層，B1、B2分別表示被測(cè)電纜的近端各芯線、遠(yuǎn)端各芯線，包括近端電路單 元和遠(yuǎn)端電路單元，所述近端電路單元包括方波發(fā)生器11、計(jì)數(shù)器12、計(jì)時(shí)器13、與門14、 編碼器15、 D觸發(fā)器16、鎖存器17，所述方波發(fā)生器的信號(hào)端CLK分別與計(jì)數(shù)器的時(shí)鐘輸 入端CLK、計(jì)時(shí)器的清零端CLR、D觸發(fā)器的輸入端D相連，計(jì)數(shù)器的輸出端Q[3. . 0]與鎖存 器的高四位輸入端DH[7..4]相連，計(jì)時(shí)器的輸出端Q[3..0]和與門的輸入端相連，與門的 輸出端141與計(jì)數(shù)器的清零端CLR相連，編碼器的輸出端RESULT[3. . 0]與鎖存器的低四位 輸入端DL[3..0]相連，D觸發(fā)器的輸出端Q與鎖存器的輸入端EN相連；所述遠(yuǎn)端電路單 元包括計(jì)數(shù)器21、計(jì)時(shí)器22、與門23、譯碼器24，計(jì)數(shù)器21的輸出端Q[3. . 0]與解碼器24 的輸入端RESULT [3. . 0]相連，計(jì)時(shí)器22的輸出端Q[3. . 0]和與門23的輸入端相連，與門 23的輸出端231與計(jì)數(shù)器21的清零端CLR相連；方波發(fā)生器11的信號(hào)端CLK與被測(cè)電纜 的近端屏蔽層Al相連，計(jì)數(shù)器21的輸入端CLK與被測(cè)電纜的遠(yuǎn)端屏蔽層A2相連，編碼器 15的輸入端CHANNEL [15. . 0]與被測(cè)電纜近端各芯線Bl按順序相連，解碼器24的輸入端 CHANNEL[15. . 0]與被測(cè)電纜遠(yuǎn)端各芯線B2按順序相連；計(jì)數(shù)器12和計(jì)數(shù)器21都以上升 沿為觸發(fā)對(duì)方波信號(hào)進(jìn)行計(jì)數(shù)，計(jì)時(shí)器13和計(jì)時(shí)器22都對(duì)方波信號(hào)的低電平計(jì)時(shí)，計(jì)時(shí)器 13的時(shí)鐘輸入端CLK接頻率lKHz的信號(hào)。 測(cè)試時(shí)，用戶選定被測(cè)電纜中的某一條芯線，方波發(fā)生器ll輸出頻率為50Hz的方 波信號(hào)，計(jì)數(shù)器12對(duì)方波信號(hào)進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果輸出到鎖存器17的高四位數(shù)據(jù)，與此同時(shí)，遠(yuǎn)端電路的計(jì)數(shù)器21也對(duì)方波信號(hào)進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果輸出到解碼器24的輸入 端，解碼器24將計(jì)數(shù)結(jié)果解碼，選通B2中該條芯線的遠(yuǎn)端信號(hào)為高電平，編碼器15接受Bl 中該條芯線傳輸回來(lái)的近端信號(hào)作為檢測(cè)結(jié)果，并將檢測(cè)結(jié)果編碼輸出到鎖存器17的低 四位輸入端DL[3. . 0] ， D觸發(fā)器16將方波發(fā)生器11輸出方波信號(hào)延時(shí)lms輸出到數(shù)據(jù)鎖 存器17的使能端EN，用來(lái)鎖存被測(cè)電纜中當(dāng)前芯線的檢測(cè)結(jié)果。如果檢測(cè)結(jié)果的高電平芯 線信號(hào)有一個(gè)，則被測(cè)電纜中的當(dāng)前測(cè)試芯線正常；如果檢測(cè)結(jié)果的高電平信號(hào)有一個(gè)以 上，則芯線短路；如果檢測(cè)結(jié)果沒(méi)有高電平信號(hào)的，則芯線斷路。 測(cè)試結(jié)束，在近端電路單元，方波發(fā)生器11停止輸出波形信號(hào)，則計(jì)時(shí)器13的清 零端失效，開(kāi)始以lms為單位計(jì)時(shí)，當(dāng)計(jì)時(shí)達(dá)過(guò)15ms時(shí)，其輸出通過(guò)與門14將計(jì)數(shù)器12清 零，準(zhǔn)備下次測(cè)量。當(dāng)方波信號(hào)正常輸出時(shí)，計(jì)時(shí)器13的計(jì)時(shí)每次達(dá)到10ms時(shí)，即被方波 信號(hào)的高電平清零，不會(huì)將計(jì)數(shù)器12清零。在遠(yuǎn)端電路單元，計(jì)時(shí)器22的清零、計(jì)數(shù)、對(duì)計(jì) 數(shù)器21的清零與計(jì)時(shí)器13同步。
權(quán)利要求一種電纜測(cè)試電路，包括近端電路單元和遠(yuǎn)端電路單元，其特征在于所述近端電路單元包括方波發(fā)生器(11)、計(jì)數(shù)器(12)、計(jì)時(shí)器(13)、與門(14)、編碼器(15)、D觸發(fā)器(16)、鎖存器(17)，所述方波發(fā)生器的信號(hào)端CLK分別與計(jì)數(shù)器的時(shí)鐘輸入端CLK、計(jì)時(shí)器的清零端CLR、D觸發(fā)器的輸入端D相連，計(jì)數(shù)器的輸出端Q[3..0]與鎖存器的高四位輸入端DH[7..4]相連，計(jì)時(shí)器的輸出端Q[3..0]和與門的輸入端相連，與門的輸出端(141)與計(jì)數(shù)器的清零端CLR相連，編碼器的輸出端RESULT[3..0]與鎖存器的低四位輸入端DL[3..0]相連，D觸發(fā)器的輸出端Q與鎖存器的輸入端EN相連；所述遠(yuǎn)端電路單元包括計(jì)數(shù)器(21)、計(jì)時(shí)器(22)、與門(23)、譯碼器(24)，計(jì)數(shù)器(21)的輸出端Q[3..0]與解碼器(24)的輸入端RESULT[3..0]相連，計(jì)時(shí)器(22)的輸出端Q[3..0]和與門(23)的輸入端相連，與門(23)的輸出端(231)與計(jì)數(shù)器(21)的清零端CLR相連。
2. 根據(jù)權(quán)利要求l所述的電纜測(cè)試電路，其特征在于方波發(fā)生器(11)的信號(hào)端CLK 與被測(cè)電纜的近端屏蔽層A1相連，計(jì)數(shù)器(21)的輸入端CLK與被測(cè)電纜的遠(yuǎn)端屏蔽層A2 相連。
3. 根據(jù)權(quán)利要求2所述的電纜測(cè)試電路，其特征在于編碼器(15)的輸入 端CHANNEL[15..0]與被測(cè)電纜近端各芯線Bl按順序相連，解碼器(24)的輸入端 CHANNEL[15. . 0]與被測(cè)電纜遠(yuǎn)端各芯線B2按順序相連。
4. 根據(jù)權(quán)利要求3中任一所述的電纜測(cè)試電路，其特征在于計(jì)數(shù)器(12)和計(jì)數(shù)器 (21)都以上升沿為觸發(fā)對(duì)方波信號(hào)進(jìn)行計(jì)數(shù)。
5. 根據(jù)權(quán)利要求3所述的電纜測(cè)試電路，其特征在于計(jì)時(shí)器(13)和計(jì)時(shí)器(22)都 對(duì)方波信號(hào)的低電平計(jì)時(shí)。
6. 根據(jù)權(quán)利要求1 5中任一所述的電纜測(cè)試電路，其特征在于計(jì)時(shí)器(13)的時(shí)鐘 輸入端CLK接頻率lKHz的信號(hào)。
專利摘要本實(shí)用新型公開(kāi)了一種電纜測(cè)試電路，包括近端電路單元和遠(yuǎn)端電路單元，其特征在于所述近端電路單元包括方波發(fā)生器、計(jì)數(shù)器、計(jì)時(shí)器、與門、編碼器、D觸發(fā)器、鎖存器，所述方波發(fā)生器的信號(hào)端分別與計(jì)數(shù)器的時(shí)鐘輸入端、計(jì)時(shí)器的清零端、D觸發(fā)器的輸入端相連，計(jì)數(shù)器的輸出端與鎖存器的高四位輸入端相連，計(jì)時(shí)器的輸出端和與門的輸入端相連，與門的輸出端與計(jì)數(shù)器的清零端相連，編碼器的輸出端與鎖存器的低四位輸入端相連，D觸發(fā)器的輸出端與鎖存器的輸入端相連；所述遠(yuǎn)端電路單元包括計(jì)數(shù)器、計(jì)時(shí)器、與門、譯碼器。本實(shí)用新型提高了測(cè)試的可靠性；避免了不完全測(cè)試的情況發(fā)生；檢測(cè)結(jié)果自動(dòng)生成，提高了測(cè)試準(zhǔn)確度。
文檔編號(hào)G01R31/11GK201464602SQ20092008769
公開(kāi)日2010年5月12日 申請(qǐng)日期2009年7月28日 優(yōu)先權(quán)日2009年7月28日
發(fā)明者劉帆, 吳暢, 涂文杰, 羅威, 譚顯春 申請(qǐng)人:中國(guó)艦船研究設(shè)計(jì)中心