專利名稱：片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路故障測試系統(tǒng)，特別是一種可重復(fù)應(yīng)用于片上系統(tǒng)(soc
System on a Chip)集成電路的故障測試系統(tǒng)。
背景技術(shù)：
先進的半導(dǎo)體處理技術(shù)和設(shè)計技術(shù)大大提升了復(fù)雜系統(tǒng)集成電路設(shè)計成功的可能性。傳 統(tǒng)基于標準單元庫的設(shè)計方法，逐漸被使用更大規(guī)?？芍赜眠壿嬓竞?Intellectual Property Core)的設(shè)計方法所取代。由于邏輯芯核重用設(shè)計方法的使用，集成電路的設(shè)計規(guī) 模和實現(xiàn)功能發(fā)生了突變，由原來超大規(guī)模集成電路(VLSI, Very Large Scale Integration Circuit)發(fā)展到目前的片上系統(tǒng)。但是，隨著片上系統(tǒng)設(shè)計規(guī)模增大、功能復(fù)雜度提高，及 設(shè)計周期縮短， 一個嚴峻的問題日益顯現(xiàn)，即片上系統(tǒng)的測試已成為阻礙片上系統(tǒng)發(fā)展的瓶 頸性問題。有效降低片上系統(tǒng)的測試難度和測試成本，已成為提升片上系統(tǒng)綜合競爭力的一 個非常重要途徑。
片上系統(tǒng)通常由來自不同廠商的各種邏輯芯核所組成，并可劃分為邏輯芯核層和系統(tǒng)層。 邏輯芯核供應(yīng)商除了向片上系統(tǒng)集成者提供邏輯芯核的基本電路設(shè)計信息外，還提供相應(yīng)邏 輯芯核的測試激勵與正確測試響應(yīng)等測試圖形信息。為解決片上系統(tǒng)的測試問題，目前主要 是在片上系統(tǒng)設(shè)計階段加入可測試性設(shè)計(DFT Design for Testability)部分，重點解決 測試過程中的三個基本問題，即測試訪問、測試隔離和測試控制，從而提高片上系統(tǒng)中嵌入 式邏輯芯核的測試可控性和測試可觀性。
在片上系統(tǒng)中，邏輯芯核已深深嵌入芯片中，除芯片外圍少量與芯片引腳相連的邏輯芯 核外，大部分邏輯芯核無法從芯片引腳直接訪問到邏輯芯核的輸入/輸出端，邏輯芯核輸入/ 輸出端失去了原有的可觀性和可控性，使得片上系統(tǒng)中的邏輯芯核測試變得非常困難。因此， 必須為邏輯芯核建立與提供相應(yīng)的測試訪問通道。基于測試訪問通道，可以在測試過程中向 特定的邏輯芯核輸入端施加測試激勵；基于測試訪問通道，也可以在測試過程中從特定的邏 輯芯核輸出端獲取測試響應(yīng)，進而完成測試訪問工作。
針對片上系統(tǒng)中內(nèi)嵌有多個邏輯芯核，為避免在邏輯芯核測試中的相互干擾，則需要在 邏輯芯核測試過程中對邏輯芯核進行測試隔離，即在每個邏輯芯核的外圍加上測試環(huán)，其可 以使被測邏輯芯核的輸入/輸出端與片上其他相連接邏輯芯核的輸入/輸出端相隔離。在測試 過程中，測試環(huán)一方面可保證被測邏輯芯核的測試響應(yīng)不會將片上其他邏輯芯核帶入某種危 險的工作狀態(tài)；另一方面可保證片上其他邏輯芯核的工作不會干擾被測邏輯芯核的正常測試。進而達到分而治之的目的。
在片上系統(tǒng)測試過程中，當測試某一邏輯芯核時，就要激活該邏輯芯核并使其處于測試 狀態(tài)；當某一邏輯芯核測試完成就要將該邏輯芯核置于測試復(fù)位狀態(tài)；當整個片上系統(tǒng)測試 完成時，就要將所有邏輯芯核置于正常工作狀態(tài)。這些就是片上系統(tǒng)測試控制器要完成的基 本工作。
國際上，針對嵌入式邏輯芯核集成電路測試方法的研究已有十多年了，相應(yīng)的國際標準 IEEE Std 1500于2007年11月由國際電工委員會(IEC， International Electrotechnical Commission)正式發(fā)布1. 0版本。但是，有一點必須注意，此標準只是對測試環(huán)的功能與行 為有較完整的設(shè)計定義，而對測試訪問通道和測試控制器等只給出了一種框架性的定義，至 今尚未確定，完全開放給全世界的研究工作者，有待各國研究工作者的進一步完善。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對已有技術(shù)存在的缺陷提供一種片上系統(tǒng)中嵌入式邏輯芯核的故障 測試系統(tǒng)。其電路結(jié)構(gòu)簡單，適用于各種使用嵌入式邏輯芯核重用設(shè)計方法構(gòu)建的片上系統(tǒng)。 為達上述目的，本發(fā)明采用下述技術(shù)方案
一種片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，能用于完成片上系統(tǒng)中各個邏輯芯核 的測試；它是為完善片上系統(tǒng)可測試性而增加的電路，其特征在于其電路由一個測試訪問 通道組、n個測試環(huán)、n個邏輯芯核測試控制單元、 一個邏輯芯核測試控制總線與一個邏輯芯 核測試選擇控制單元組成，n為片上系統(tǒng)中邏輯芯核的數(shù)量；所述測試訪問通道組有一組外 接測試訪問通道信號輸入引腳和一組外接測試訪問通道信號輸出引腳，而在片內(nèi)輸出連接各 個邏輯芯核的所述測試環(huán)；每一所述測試環(huán)有一組外接片上系統(tǒng)功能信號輸入引腳或片上系 統(tǒng)功能信號輸出引腳，而在片內(nèi)連接內(nèi)部邏輯芯核和輸出連接對應(yīng)同一邏輯芯核的所述邏輯 芯核測試控制單元及其它測試環(huán)；每一所述邏輯芯核測試控制單元片內(nèi)輸出連接所述測試訪 問通道組和同一邏輯芯核的所述測試環(huán)；所述邏輯芯核測試控制總線有一個外接輸入型測試 環(huán)單元功能切換信號輸入引腳、 一個外接測試鏈路時鐘信號輸入引腳和一組外接測試鏈路測 試使能信號輸入引腳，而在片內(nèi)輸出連接各個所述邏輯芯核測試控制單元；所述邏輯芯核測 試選擇控制單元有一個外接測試選擇信號輸入引腳、 一個外接測試選擇信號鎖存控制信號輸 入引腳、 一個外接邏輯芯核測試選擇控制單元時鐘信號輸入引腳和一個外接邏輯芯核測試選 擇控制單元復(fù)位信號輸入引腳，而在片內(nèi)輸出連接各個所述邏輯芯核測試控制單元。
上述的測試訪問通道組由m個測試訪問通道組成，每一個測試訪問通道由一根測試訪問 輸入總線與一根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問
8通道信號輸入引腳，每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引腳，m大于 單個邏輯芯核與對應(yīng)的所述測試環(huán)所包含的測試鏈路數(shù)k;在片內(nèi)，測試訪問輸入總線與測 試環(huán)相連接，測試訪問輸出總線與邏輯芯核測試控制單元相連接。
上述的測試環(huán)由邏輯芯核各個功能輸入/輸出端口上的輸入型測試環(huán)單元、輸出型測試環(huán) 單元和雙向型測試環(huán)單元所組成。連接方式輸入型測試環(huán)單元、輸出型測試環(huán)單元、雙向 型測試環(huán)單元與邏輯芯核內(nèi)掃描鏈可以按需要建立多條測試鏈路，每一條完整的測試鏈路均 有一個輸入型測試環(huán)單元功能切換信號輸入端口、 一個測試鏈路時鐘信號輸入端口、 一個測 試環(huán)單元成鏈使能信號輸入端口、 一個輸出型測試環(huán)單元功能切換信號輸入端口和一個邏輯 芯核內(nèi)掃描鏈使能信號輸入端口；在任一條完整的測試鏈路中，輸入型測試環(huán)單元有一個連 接測試環(huán)功能信號輸入端口的測試環(huán)單元功能信號輸入端口和一個連接測試鏈路輸入端口的 測試環(huán)單元鏈路輸入端口，在單元外輸出連接邏輯芯核和后續(xù)一個輸入型測試環(huán)單元；后續(xù)
輸入型測試環(huán)單元有一個連接測試環(huán)功能信號輸入端口的測試環(huán)單元功能信號輸入端口和一 個連接前一個輸入型測試環(huán)單元中測試環(huán)單元鏈路輸出端口的測試環(huán)單元鏈路輸入端口 ，在 單元外輸出連接邏輯芯核和后續(xù)一個輸入型測試環(huán)單元；如此重復(fù)，直至本條測試鏈路中最 后一個輸入型測試環(huán)單元；本條測試鏈路中最后一個輸入型測試環(huán)單元有一個連接測試環(huán)功 能信號輸入端口的測試環(huán)單元功能信號輸入端口和一個連接前一個輸入型測試環(huán)單元中測試 環(huán)單元鏈路輸出端口的測試環(huán)單元鏈路輸入端口，在單元外輸出連接邏輯芯核和一個雙向型 測試環(huán)單元；雙向型測試環(huán)單元有一個連接測試環(huán)功能信號雙向端口的雙向型測試環(huán)單元功 能信號雙向端口、 一個連接邏輯芯核功能信號雙向端口的雙向型測試環(huán)單元功能信號雙向端 口和一個連接輸入型測試環(huán)單元中測試環(huán)單元鏈路輸出端口的測試環(huán)單元鏈路輸入端口，在 單元外輸出連接后續(xù)一個雙向型測試環(huán)單元；后續(xù)雙向型測試環(huán)單元有一個連接測試環(huán)功能 信號雙向端口的雙向型測試環(huán)單元功能信號雙向端口、 一個連接邏輯芯核功能信號雙向端口 的雙向型測試環(huán)單元功能信號雙向端口和一個連接前一個雙向型測試環(huán)單元中測試環(huán)單元鏈 路輸出端口的測試環(huán)單元鏈路輸入端口，在單元外輸出連接后續(xù)一個雙向型測試環(huán)單元；如 此重復(fù)，直至本條測試鏈路中最后一個雙向型測試環(huán)單元；本條測試鏈路中最后一個雙向型 測試環(huán)單元有一個連接測試環(huán)功能信號雙向端口的雙向型測試環(huán)單元功能信號雙向端口、 一
個連接邏輯芯核功能信號雙向端口的雙向型測試環(huán)單元功能信號雙向端口和一個連接前一個 雙向型測試環(huán)單元中測試環(huán)單元鏈路輸出端口的測試環(huán)單元鏈路輸入端口，在單元外輸出連 接邏輯芯核；輸出型測試環(huán)單元)有一個連接邏輯芯核功能信號輸出端口的測試環(huán)單元功能 信號輸入端口和一個連接邏輯芯核內(nèi)掃描鏈輸出端口的測試環(huán)單元鏈路輸入端口 ，在單元外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和后續(xù)一個輸出型測試環(huán)單元；后續(xù)輸出 型測試環(huán)單元有一個連接邏輯芯核功能信號輸出端口的測試環(huán)單元功能信號輸入端口和一個 連接前一個輸出型測試環(huán)單元中測試環(huán)單元鏈路輸出端口的測試環(huán)單元鏈路輸入端口，在單 元外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和后續(xù)一個輸出型測試環(huán)單元；如此 重復(fù)，直至本條測試鏈路中最后一個輸出型測試環(huán)單元；本條測試鏈路中最后一個輸出型測 試環(huán)單元有一個連接邏輯芯核功能信號輸出端口的測試環(huán)單元功能信號輸入端口和一個連接
前一個輸出型測試環(huán)單元中測試環(huán)單元鏈路輸出端口的測試環(huán)單元鏈路輸入端口，在單元外 輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和邏輯芯核測試控制單元。
上述的輸入型測試環(huán)單元是IEEE Std 1500標準提出的一個電路，它由兩個二選一選擇 器和一個D觸發(fā)器組成。連接方式二選一選擇器有一個測試環(huán)單元成鏈使能信號輸入端口 和一個測試環(huán)單元鏈路輸入端口，在單元內(nèi)輸出連接D觸發(fā)器的數(shù)據(jù)輸入端口； D觸發(fā)器有 一個測試鏈路時鐘信號輸入端口和一個測試環(huán)單元鏈路輸出端口，在單元內(nèi)輸出連接二選一 選擇器的輸入端；二選一選擇器有一個測試環(huán)單元功能信號輸入端口、 一個輸入型測試環(huán)單 元功能切換信號輸入端口和一個測試環(huán)單元功能信號輸出端口，在單元內(nèi)輸出連接二選一選 擇器的輸入端。
上述的輸出型測試環(huán)單元是IEEE Std 1500標準提出的一個電路，它由兩個二選一選擇 器和一個D觸發(fā)器組成。連接方式二選一選擇器有一個測試環(huán)單元成鏈使能信號輸入端口 和一個測試環(huán)單元鏈路輸入端口，在單元內(nèi)輸出連接D觸發(fā)器的數(shù)據(jù)輸入端口； D觸發(fā)器有 一個測試鏈路時鐘信號輸入端口和一個測試環(huán)單元鏈路輸出端口，在單元內(nèi)輸出連接二選一 選擇器的輸入端；二選一選擇器有一個測試環(huán)單元功能信號輸入端口、 一個輸出型測試環(huán)單 元功能切換信號輸入端口和一個測試環(huán)單元功能信號輸出端口，在單元內(nèi)輸出連接二選一選 擇器的輸入端。
上述的雙向型測試環(huán)單元由三個二選一的選擇器、 一個D觸發(fā)器、兩個高電平有效三態(tài) 門和兩個低電平有效三態(tài)門組成。連接方式二選一選擇器有一個測試環(huán)單元成鏈使能信號 輸入端口和一個測試環(huán)單元鏈路輸入端口，在單元內(nèi)輸出連接D觸發(fā)器的數(shù)據(jù)輸入端口； D
觸發(fā)器有一個測試鏈路時鐘信號輸入端口和一個測試環(huán)單元鏈路輸出端口，在單元內(nèi)輸出連 接二選一選擇器的輸入端；二選一選擇器有一個輸入型測試環(huán)單元功能切換信號輸入端口、 一個輸出型測試環(huán)單元功能切換信號輸入端口和一個雙向型測試環(huán)單元功能端口方向切換控 制信號輸入端口，在單元內(nèi)輸出連接二選一選擇器的選擇控制端；二選一選擇器在單元內(nèi)輸 出連接高電平有效三態(tài)門的輸入端、低電平有效三態(tài)門的輸入端和二選一選擇器的輸入端；高電平有效三態(tài)門有一個雙向型測試環(huán)單元功能端口方向切換控制信號輸入端口和一個雙向 型測試環(huán)單元功能信號雙向端口，在單元內(nèi)輸出連接二選一選擇器的輸入端；低電平有效三 態(tài)門有一個雙向型測試環(huán)單元功能端口方向切換控制信號輸入端口和一個雙向型測試環(huán)單元 功能信號雙向端口，在單元內(nèi)輸出連接二選一選擇器的輸入端；高電平有效三態(tài)門有一個雙 向型測試環(huán)單元功能端口方向切換控制信號輸入端口和一個雙向型測試環(huán)單元功能信號雙向 端口，在單元內(nèi)輸出連接低電平有效三態(tài)門的輸入端；低電平有效三態(tài)門有一個雙向型測試 環(huán)單元功能端口方向切換控制信號輸入端口和一個雙向型測試環(huán)單元功能信號雙向端口，在 單元內(nèi)輸出連接高電平有效三態(tài)門的輸入端。
上述的邏輯芯核測試控制單元由三個二輸入與門和k個高電平有效三態(tài)門組成，其中，k 為邏輯芯核與對應(yīng)的所述測試環(huán)所包含的測試鏈路數(shù)。連接方式二輸入與門有一個連接邏 輯芯核測試控制總線中輸入型測試環(huán)單元功能切換信號輸入總線的輸入端和一個連接邏輯芯 核測試選擇控制單元中邏輯芯核測試選擇控制信號輸出端口的輸入端，在單元外輸出連接測 試環(huán)；二輸入與門有一個連接邏輯芯核測試控制總線中測試鏈路時鐘信號輸入總線的輸入端 和一個連接邏輯芯核測試選擇控制單元中邏輯芯核測試選擇控制信號輸出端口的輸入端，在 單元外輸出連接測試環(huán)；二輸入與門有一個連接邏輯芯核測試控制總線中測試鏈路測試使能 信號輸入總線的輸入端和一個連接邏輯芯核測試選擇控制單元中邏輯芯核測試選擇控制信號 輸出端口的輸入端，在單元外輸出連接測試環(huán)；k個高電平有效三態(tài)門分別有一個連接邏輯 芯核測試選擇控制單元中邏輯芯核測試選擇控制信號輸出端口的三態(tài)控制端和一個連接測試 環(huán)中對應(yīng)測試鏈路輸出端口的輸入端，在單元外輸出連接測試訪問通道組。
上述的邏輯芯核測試控制總線由一根輸入型測試環(huán)單元功能切換信號輸入總線、 一根測 試鏈路時鐘信號輸入總線和X根測試鏈路測試使能信號輸入總線組成，其中，x為本測試系 統(tǒng)中允許最多并行測試邏輯芯核數(shù)量。
上述的邏輯芯核測試選擇控制單元由n個鎖存器和n個帶清零端D觸發(fā)器組成，其中，n 為片上系統(tǒng)中邏輯芯核的數(shù)量。連接方式帶清零端D觸發(fā)器有一個連接測試選擇信號輸入 引腳的數(shù)據(jù)輸入端、 一個連接邏輯芯核測試選擇控制單元時鐘信號輸入引腳的時鐘輸入端和 一個連接邏輯芯核測試選擇控制單元復(fù)位信號輸入引腳的復(fù)位端，在單元內(nèi)輸出連接后續(xù)帶 清零端D觸發(fā)器的數(shù)據(jù)輸入端和對應(yīng)鎖存器的數(shù)據(jù)輸入端；鎖存器有一個連接測試選擇信號 鎖存控制信號輸入引腳的鎖存控制端，在單元外輸出連接邏輯芯核測試控制單元；除帶清零 端D觸發(fā)器和鎖存器外，n-1個帶清零端D觸發(fā)器和n-1個鎖存器按下標相同序號組對并依 次排列，其兩者連接方式如同帶清零端D觸發(fā)器與鎖存器，另外，帶清零端D觸發(fā)器的數(shù)據(jù)
11輸出端連接帶清零端D觸發(fā)器的數(shù)據(jù)輸入端。


圖1是本發(fā)明一個實施例的電路結(jié)構(gòu)方框圖。 圖2是圖1示例的電路原理圖。
圖3是圖1示例中單個測試環(huán)與邏輯芯核中測試鏈路的電路原理圖。
圖4是圖1示例中測試鏈路中輸入型測試環(huán)單元的電路原理圖。
圖5是圖1示例中輸入型測試環(huán)單元的一般方框符號圖。
圖6是圖1示例中輸入型測試環(huán)單元的成鏈方框符號圖。
圖7是圖1示例中測試鏈路中輸出型測試環(huán)單元的電路原理圖。
圖8是圖1示例中輸出型測試環(huán)單元的一般方框符號圖。
圖9是圖1示例中輸出型測試環(huán)單元的成鏈方框符號圖。
圖IO是圖1示例中測試鏈路中雙向型測試環(huán)單元的電路原理圖。
圖11是圖1示例中雙向型測試環(huán)單元的一般方框符號圖。
圖12是圖1示例中雙向型測試環(huán)單元的成鏈方框符號圖。
圖13是圖1示例中邏輯芯核內(nèi)掃描鏈的電路原理圖。
圖14是圖1示例中測試鏈路成鏈順序的電路結(jié)構(gòu)方框圖。
圖15是圖1示例中邏輯芯核測試選擇控制單元的電路原理圖。
圖16是圖1示例中邏輯芯核測試選擇控制變更時間的二維裝箱示例圖。
具體實施例方式
本發(fā)明的一個優(yōu)先實施例是參見圖l,本片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)是 為完善嵌入式邏輯芯核故障測試而增加的電路。其電路由一個測試訪問通道組l、 n個測試環(huán) 2、 n個邏輯芯核測試控制單元3、 一個邏輯芯核測試控制總線4與一個邏輯芯核測試選擇控 制單元5組成，n為片上系統(tǒng)中邏輯芯核的數(shù)量。
本電路結(jié)構(gòu)是參見圖1，測試訪問通道組1有一組外接測試訪問通道信號輸入引腳TCI和 一組外接訪問測試通道信號輸出引腳TCO，而在片內(nèi)輸出連接各個邏輯芯核的測試環(huán)2;每一 個測試環(huán)2有一組外接片上系統(tǒng)功能信號輸入引腳PI或片上系統(tǒng)功能信號輸出引腳P0，而 在片內(nèi)連接內(nèi)部邏輯芯核和輸出連接對應(yīng)同一邏輯芯核的邏輯芯核測試控制單元3及其它測 試環(huán)2;每一個邏輯芯核測試控制單元3片內(nèi)輸出連接訪問測試通道組1和對應(yīng)同一邏輯芯 核的測試環(huán)2;邏輯芯核測試控制總線4有一個外接輸入型測試環(huán)單元功能切換信號輸入引 腳WTENI、 一個外接測試鏈路時鐘信號輸入引腳TSCLK和一組外接測試鏈路測試使能信號輸入引腳TSEN，而在片內(nèi)輸出連接各個邏輯芯核測試控制單元3;邏輯芯核測試選擇控制單元 5有一個外接測試選擇信號輸入引腳TSI、一個外接測試選擇信號鎖存控制信號輸入引腳TSL、 一個外接邏輯芯核測試選擇控制單元時鐘信號輸入引腳TSC和一個外接邏輯芯核測試選擇控 制單元復(fù)位信號輸入引腳TSR，而在片內(nèi)輸出連接各個邏輯芯核測試控制單元3。參見圖2， 上述的測試訪問通道組1由m個測試訪問通道組成，每一個測試訪問通道由一根測試訪問輸 入總線與一根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問通 道信號輸入引腳TCI，每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引腳TCO， m 一般設(shè)計為大于單個邏輯芯核與對應(yīng)測試環(huán)2所包含的測試鏈路數(shù)k;在片內(nèi)，測試訪問輸 入總線與各個測試環(huán)2相連接，測試訪問輸出總線與各個邏輯芯核測試控制單元3相連接； 每個測試邏輯芯核所包含的各條測試鏈路應(yīng)分別連接不通的測試訪問通道，但無特定的要求； 并行測試邏輯芯核所包含的各條測試鏈路應(yīng)分別連接不同的測試訪問通道，但無特定的順序 要求；對于不同測試時刻的測試邏輯芯核，它們包含的測試鏈路端口可以復(fù)用相同的測試訪 問通道。參見圖3、圖5、圖8和圖11，上述的測試環(huán)2由邏輯芯核各個功能輸入/輸出端口 上的輸入型測試環(huán)單元、輸出型測試環(huán)單元和雙向型測試環(huán)單元所組成；連接方式輸入型 測試環(huán)單元、輸出型測試環(huán)單元、雙向型測試環(huán)單元與邏輯芯核內(nèi)掃描鏈可以按需要建立多 條測試鏈路，每一條完整的測試鏈路均有一個輸入型測試環(huán)單元功能切換信號輸入端口 wteni、一個測試鏈路時鐘信號輸入端口 tsclk、一個測試環(huán)單元成鏈使能信號輸入端口 wsen、 一個輸出型測試環(huán)單元功能切換信號輸入端口 wteno和一個邏輯芯核內(nèi)掃描鏈使能信號輸入 端口 sen;在任一條完整的測試鏈路中，輸入型測試環(huán)單元ijl有一個連接測試環(huán)功能信號 輸入端口 fiw[u]的測試環(huán)單元功能信號輸入端口 di和一個連接測試鏈路輸入端口 tci[j]的 測試環(huán)單元鏈路輸入端口 wsi,在單元外輸出連接邏輯芯核和后續(xù)一個輸入型測試環(huán)單元 ij2;后續(xù)輸入型測試環(huán)單元ij2有一個連接測試環(huán)功能信號輸入端口 fiw[u+l]的測試環(huán)單 元功能信號輸入端口di和一個連接前一個輸入型測試環(huán)單元ijl中測試環(huán)單元鏈路輸出端口 wso的測試環(huán)單元鏈路輸入端口 wsi，在單元外輸出連接邏輯芯核和后續(xù)一個輸入型測試環(huán)單 元；如此重復(fù)，直至本條測試鏈路中最后一個輸入型測試環(huán)單元；本條測試鏈路中最后一個 輸入型測試環(huán)單元有一個連接測試環(huán)功能信號輸入端口的測試環(huán)單元功能信號輸入端口 di 和一個連接前一個輸入型測試環(huán)單元中測試環(huán)單元鏈路輸出端口 wso的測試環(huán)單元鏈路輸入 端口 wsi,在單元外輸出連接邏輯芯核和一個雙向型測試環(huán)單元iojl;雙向型測試環(huán)單元iojl 有一個連接測試環(huán)功能信號雙向端口 fiow[w]的雙向型測試環(huán)單元功能信號雙向端口 diol、 一個連接邏輯芯核功能信號雙向端口 fiol[w]的雙向型測試環(huán)單元功能信號雙向端口 dio2和一個連接輸入型測試環(huán)單元中測試環(huán)單元鏈路輸出端口 wso的測試環(huán)單元鏈路輸入端口 wsi， 在單元外輸出連接后續(xù)一個雙向型測試環(huán)單元ioj2;后續(xù)雙向型測試環(huán)單元ioj2有一個連 接測試環(huán)功能信號雙向端口 fiow[ff+l]的雙向型測試環(huán)單元功能信號雙向端口 diol、 一個連 接邏輯芯核功能信號雙向端口 fiol[w+l]的雙向型測試環(huán)單元功能信號雙向端口 dio2和一個 連接前一個雙向型測試環(huán)單元iojl中測試環(huán)單元鏈路輸出端口 wso的測試環(huán)單元鏈路輸入端 口 wsi，在單元外輸出連接后續(xù)一個雙向型測試環(huán)單元；如此重復(fù)，直至本條測試鏈路中最 后一個雙向型測試環(huán)單元；本條測試鏈路中最后一個雙向型測試環(huán)單元有一個連接測試環(huán)功 能信號雙向端口的雙向型測試環(huán)單元功能信號雙向端口 diol、 一個連接邏輯芯核功能信號雙 向端口的雙向型測試環(huán)單元功能信號雙向端口 dio2和一個連接前一個雙向型測試環(huán)單元中 測試環(huán)單元鏈路輸出端口 wso的測試環(huán)單元鏈路輸入端口 wsi，在單元外輸出連接邏輯芯核； 輸出型測試環(huán)單元ojl有一個連接邏輯芯核功能信號輸出端口 fol[v]的測試環(huán)單元功能信號 輸入端口 di和一個連接邏輯芯核內(nèi)掃描鏈輸出端口的測試環(huán)單元鏈路輸入端口 wsi，在單元
外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和后續(xù)一個輸出型測試環(huán)單元0j2;后
續(xù)輸出型測試環(huán)單元oj2有一個連接邏輯芯核功能信號輸出端口 fol [v+l]的測試環(huán)單元功能 信號輸入端口 di和一個連接前一個輸出型測試環(huán)單元ojl中測試環(huán)單元鏈路輸出端口 wso的
測試環(huán)單元鏈路輸入端口 wsi,在單元外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳 和后續(xù)一個輸出型測試環(huán)單元；如此重復(fù)，直至本條測試鏈路中最后一個輸出型測試環(huán)單元； 本條測試鏈路中最后一個輸出型測試環(huán)單元有一個連接邏輯芯核功能信號輸出端口的測試環(huán) 單元功能信號輸入端口 di和一個連接前一個輸出型測試環(huán)單元中測試環(huán)單元鏈路輸出端口 wso的測試環(huán)單元鏈路輸入端口 wsi，在單元外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出 引腳和邏輯芯核測試控制單元3;參見圖4，上述的輸入型測試環(huán)單元是IEEE Std 1500標準 提出的一個電路，它由兩個二選一選擇器M1、 M2和一個D觸發(fā)器F1組成；連接方式二選 一選擇器Ml有一個測試環(huán)單元成鏈使能信號輸入端口 wsen和一個測試環(huán)單元鏈路輸入端口 wsi，在單元內(nèi)輸出連接D觸發(fā)器Fl的數(shù)據(jù)輸入端口 D; D觸發(fā)器Fl有一個測試鏈路時鐘信 號輸入端口 tsclk和一個測試環(huán)單元鏈路輸出端口 wso，在單元內(nèi)輸出連接二選一選擇器M2 的輸入端；二選一選擇器M2有一個測試環(huán)單元功能信號輸入端口 di、 一個輸入型測試環(huán)單 元功能切換信號輸入端口 wteni和一個測試環(huán)單元功能信號輸出端口 do,在單元內(nèi)輸出連接 二選一選擇器M1的輸入端。參見圖7，上述的輸出型測試環(huán)單元是IEEE Std 1500標準提出 的一個電路，它由兩個二選一選擇器M3、 M4和一個D觸發(fā)器F2組成；連接方式二選一選 擇器M3有一個測試環(huán)單元成鏈使能信號輸入端口 wsen和一個測試環(huán)單元鏈路輸入端口 wsi,在單元內(nèi)輸出連接D觸發(fā)器F2的數(shù)據(jù)輸入端口 D; D觸發(fā)器F2有一個測試鏈路時鐘信號輸入 端口 tsclk和一個測試環(huán)單元鏈路輸出端口 wso,在單元內(nèi)輸出連接二選一選擇器M4的輸入 端；二選一選擇器M4有一個測試環(huán)單元功能信號輸入端口 di、 一個輸出型測試環(huán)單元功能 切換信號輸入端口 wteno和一個測試環(huán)單元功能信號輸出端口 do，在單元內(nèi)輸出連接二選一 選擇器M3的輸入端。參見圖10，上述的雙向型測試環(huán)電路是由三個二選一的選擇器M5、 M6、 M7、 一個D觸發(fā)器F3、兩個高電平有效三態(tài)門Gl、 G2和兩個低電平有效三態(tài)門El、 E2組成； 連接方式二選一選擇器M5有一個測試環(huán)單元成鏈使能信號輸入端口 wsen和一個測試環(huán)單 元鏈路輸入端口wsi，在單元內(nèi)輸出連接D觸發(fā)器F3的數(shù)據(jù)輸入端口 D; D觸發(fā)器F3有一個 測試鏈路時鐘信號輸入端口 tsclk和一個測試環(huán)單元鏈路輸出端口 wso，在單元內(nèi)輸出連接 二選一選擇器M7的輸入端；二選一選擇器M6有一個輸入型測試環(huán)單元功能切換信號輸入端 口 wseni、 一個輸出型測試環(huán)單元功能切換信號輸入端口 wseno和一個雙向型測試環(huán)單元功 能端口方向切換控制信號輸入端口 dioc，在單元內(nèi)輸出連接二選一選擇器M7的選擇控制端； 二選一選擇器M7在單元內(nèi)輸出連接高電平有效三態(tài)門G2的輸入端、低電平有效三態(tài)門E2的 輸入端和二選一選擇器M5的輸入端；高電平有效三態(tài)門Gl有一個雙向型測試環(huán)單元功能端 口方向切換控制信號輸入端口 dioc和一個雙向型測試環(huán)單元功能信號雙向端口 diol，在單 元內(nèi)輸出連接二選一選擇器M7的輸入端；低電平有效三態(tài)門El有一個雙向型測試環(huán)單元功 能端口方向切換控制信號輸入端口 dioc和一個雙向型測試環(huán)單元功能信號雙向端口 dio2， 在單元內(nèi)輸出連接二選一選擇器M7的輸入端；高電平有效三態(tài)門G2有一個雙向型測試環(huán)單 元功能端口方向切換控制信號輸入端口 dioc和一個雙向型測試環(huán)單元功能信號雙向端口 dio2，在單元內(nèi)輸出連接低電平有效三態(tài)門El的輸入端；低電平有效三態(tài)門E2有一個雙向 型測試環(huán)單元功能端口方向切換控制信號輸入端口 dioc和一個雙向型測試環(huán)單元功能信號 雙向端口diol，在單元內(nèi)輸出連接高電平有效三態(tài)門Gl的輸入端。參見圖3、圖5、圖6、 圖8、圖9、圖11、圖12、圖13和圖14，上述的測試鏈路由輸入型測試環(huán)單元鏈、輸出型 測試環(huán)單元鏈、雙向型測試環(huán)單元鏈和邏輯芯核內(nèi)掃描鏈四部分構(gòu)成；其成鏈順序必須依次 為輸入型測試環(huán)單元鏈、雙向型測試環(huán)單元鏈、邏輯芯核內(nèi)掃描鏈、輸出型測試環(huán)單元鏈； 每一條測試鏈路不必完全包含四個部分，但所包含的任一部分必須按照成鏈順序排列；對于 一條完整的測試鏈路通常把除去輸入型測試環(huán)單元鏈的部分叫做測試鏈路輸出部分，把除去 輸出型測試環(huán)單元鏈的部分叫做測試鏈路輸入部分。參見圖13，上述的邏輯芯核內(nèi)掃描鏈由 y個二選一選擇器Nl、 N2、……、Ny和y個D觸發(fā)器Sl、 S2、……、Sy組成;連接方式y(tǒng) 個二選一選擇器Nl、 N2、……、Ny的控制端口均連接邏輯芯核內(nèi)測試鏈使能信號輸入端口sen,用于邏輯芯核內(nèi)掃描鏈工作狀態(tài)控制；y個D觸發(fā)器Sl、 S2、……、Sy的時鐘端口 Clk 均連接測試鏈路時鐘信號輸入端口 tsclk,用于保持與測試鏈路的時鐘一致；測試激勵信號 通過邏輯芯核內(nèi)掃描鏈輸入端口 si串行輸入，再通過邏輯芯核內(nèi)掃描鏈測試激勵并行輸出端 口 tsl， ts2、……、tsy并行輸出；測試響應(yīng)信號通過邏輯芯核內(nèi)掃描鏈測試響應(yīng)并行輸入 端口trl， tr2、……、try并行輸入，再通過邏輯芯核內(nèi)掃描鏈輸出端口 so串行輸出；y個 二選一選擇器N1、 N2、……、Ny與y個D觸發(fā)器Sl、 S2、……、Sy交替排列，且每一個二 選一選擇器的輸出端連接下一個D觸發(fā)器的數(shù)據(jù)輸入端D，除D觸發(fā)器Sy外，每一個D觸發(fā) 器的數(shù)據(jù)輸出端Q連接下一個二選一選擇器的輸入端。參見圖2，上述的邏輯芯核測試控制 單元3由三個二輸入與門Al、 A2、 A3和k個高電平有效三態(tài)門Hl、 H2、……、Hk組成，其 中，k為邏輯芯核與對應(yīng)的測試環(huán)2所包含的測試鏈路數(shù)；連接方式二輸入與門A1有一個 連接邏輯芯核測試控制總線4中輸入型測試環(huán)單元功能切換信號輸入總線WTENI的輸入端和 一個連接邏輯芯核測試選擇控制單元5中邏輯芯核測試選擇控制信號輸出端口 c的輸入端， 在單元外輸出連接測試環(huán)2; 二輸入與門A2有一個連接邏輯芯核測試控制總線4中測試鏈路 時鐘信號輸入總線TSCLK的輸入端和一個連接邏輯芯核測試選擇控制單元5中邏輯芯核測試 選擇控制信號輸出端口c的輸入端，在單元外輸出連接測試環(huán)2; 二輸入與門A3有一個連接 邏輯芯核測試控制總線4中測試鏈路測試使能信號輸入總線TSEN的輸入端和一個連接邏輯芯 核測試選擇控制單元5中邏輯芯核測試選擇控制信號輸出端口 c的輸入端，在單元外輸出連 接測試環(huán)2; k個高電平有效三態(tài)門Hl、 H2、……、Hk分別有一個連接邏輯芯核測試選擇控 制單元5中邏輯芯核測試選擇控制信號輸出端口 c的三態(tài)控制端和一個連接測試環(huán)2中對應(yīng) 測試鏈路輸出端口的輸入端，在單元外輸出連接測試訪問通道組l。參見圖2，上述的邏輯芯 核測試控制總線4由一根輸入型測試環(huán)單元功能切換信號輸入總線WTENI、 一根測試鏈路時 鐘信號輸入總線TSCLK和x根測試鏈路測試使能信號輸入總線TSEN組成，其中，x為本測試 系統(tǒng)中允許最多并行測試邏輯芯核數(shù)量。參見圖15,上述的邏輯芯核測試選擇控制單元5由 n個鎖存器Ll、 L2、……、Ln和n個帶清零端D觸發(fā)器Dl、 D2、……、Dn組成，n為片上系 統(tǒng)邏輯芯核的數(shù)量；連接方式帶清零端D觸發(fā)器D1有一個連接測試選擇信號輸入引腳TSI 的數(shù)據(jù)輸入端D、 一個連接邏輯芯核測試選擇控制單元時鐘信號輸入引腳TSC的時鐘輸入端 Clk和一個連接邏輯芯核測試選擇控制單元復(fù)位信號輸入引腳TSR的復(fù)位端R，在單元內(nèi)輸出 連接后續(xù)帶清零端D觸發(fā)器D2的數(shù)據(jù)輸入端D和對應(yīng)鎖存器Ll的數(shù)據(jù)輸入端D;鎖存器Ll 有一個連接測試選擇信號鎖存控制信號輸入引腳TSL的鎖存控制端EN，在單元外輸出連接邏 輯芯核測試控制單元3;除帶清零端D觸發(fā)器Dl和鎖存器Ll外，n-1個帶清零端D觸發(fā)器D2、……、Dn和n-1個鎖存器L2、……、Ln按下標相同序號組對并依次排列，其兩者連接 方式如同帶清零端D觸發(fā)器D1與鎖存器L1，另外，帶清零端D觸發(fā)器Di的數(shù)據(jù)輸出端Q連 接帶清零端D觸發(fā)器Di+1的數(shù)據(jù)輸入端D;邏輯芯核測試選擇控制單元5有輸出連接邏輯芯 核測試控制單元3的n個邏輯芯核測試選擇控制信號輸出端口cl、 c2、……、cn，用于控制 各個邏輯芯核的測試選擇。參見圖16，其橫軸上的七個時間點t0， tl、……、t6為邏輯芯 核測試選擇控制變更時刻，對應(yīng)于邏輯芯核測試選擇控制單元5在不同的變更時刻，從測試 選擇信號輸入引腳TSI輸入的測試選擇信號通過D觸發(fā)器鏈路的移位和鎖存器的保持，并在 片內(nèi)由邏輯芯核測試選擇控制信號輸出端口 c并行輸出連接邏輯芯核測試控制單元3;假定 當ci=l和ci=0時，分別表示對應(yīng)邏輯芯核可進入測試工作或測試復(fù)位狀態(tài)，則整個片上系 統(tǒng)中嵌入式邏輯芯核的故障測試工作將得到簡單而有效的控制。
權(quán)利要求
1.一種片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，能用于完成片上系統(tǒng)中各個邏輯芯核的測試；它是為完善片上系統(tǒng)可測試性而增加的電路，其特征在于其電路由一個測試訪問通道組(1)、n個測試環(huán)(2)、n個邏輯芯核測試控制單元(3)、一個邏輯芯核測試控制總線(4)與一個邏輯芯核測試選擇控制單元(5)組成，n為片上系統(tǒng)中邏輯芯核的數(shù)量；所述測試訪問通道組(1)有一組外接測試訪問通道信號輸入引腳(TCI)和一組外接測試訪問通道信號輸出引腳(TCO)，而在片內(nèi)輸出連接各個邏輯芯核的所述測試環(huán)(2)；每一所述測試環(huán)(2)有一組外接片上系統(tǒng)功能信號輸入引腳(PI)或片上系統(tǒng)功能信號輸出引腳(PO)，而在片內(nèi)連接內(nèi)部邏輯芯核和輸出連接對應(yīng)同一邏輯芯核的所述邏輯芯核測試控制單元(3)及其它測試環(huán)(2)；每一所述邏輯芯核測試控制單元(3)片內(nèi)輸出連接所述測試訪問通道組(1)和同一邏輯芯核的所述測試環(huán)(2)；所述邏輯芯核測試控制總線(4)有一個外接輸入型測試環(huán)單元功能切換信號輸入引腳(WTENI)、一個外接測試鏈路時鐘信號輸入引腳(TSCLK)和一組外接測試鏈路測試使能信號輸入引腳(TSEN)，而在片內(nèi)輸出連接各個所述邏輯芯核測試控制單元(3)；所述邏輯芯核測試選擇控制單元(5)有一個外接測試選擇信號輸入引腳(TSI)、一個外接測試選擇信號鎖存控制信號輸入引腳(TSL)、一個外接邏輯芯核測試選擇控制單元時鐘信號輸入引腳(TSC)和一個外接邏輯芯核測試選擇控制單元復(fù)位信號輸入引腳(TSR)，而在片內(nèi)輸出連接各個所述邏輯芯核測試控制單元(3)。
2. 根據(jù)權(quán)利要求1所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述測 試訪問通道組(1)由m個測試訪問通道組成，每一個測試訪問通道由一根測試訪問輸入 總線與一根測試訪問輸出總線組成，其中，每一根測試訪問輸入總線外接一個測試訪問 通道信號輸入引腳(TCI)，每一根測試訪問輸出總線外接一個測試訪問通道信號輸出引 腳(TCO)， m大于單個邏輯芯核與對應(yīng)所述測試環(huán)(2)所包含的測試鏈路數(shù)^在片內(nèi)， 測試訪問輸入總線與各個所述測試環(huán)(2)相連接，測試訪問輸出總線與各個所述邏輯芯 核測試控制單元(3)相連接。
3. 根據(jù)權(quán)利要求1所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述測 試環(huán)(2)由邏輯芯核各個功能輸入/輸出端口上的輸入型測試環(huán)單元、輸出型測試環(huán)單元 和雙向型測試環(huán)單元所組成；連接方式輸入型測試環(huán)單元、輸出型測試環(huán)單元、雙向 型測試環(huán)單元與邏輯芯核內(nèi)掃描鏈可以按需要建立多條測試鏈路，每一條完整的測試鏈 路均有一個輸入型測試環(huán)單元功能切換信號輸入端口 (wteni)、 一個測試鏈路時鐘信號輸 入端口 (tsclk)、 一個測試環(huán)單元成鏈使能信號輸入端口 (wsen)、 一個輸出型測試環(huán)單元功能切換信號輸入端口 (wteno)和一個邏輯芯核內(nèi)掃描鏈使能信號輸入端口 (sen); 在任一條完整的測試鏈路中，輸入型測試環(huán)單元(仏)有一個連接測試環(huán)功能信號輸入端 口 (fiw[M])的測試環(huán)單元功能信號輸入端口 (di)和一個連接測試鏈路輸入端口 (tei[/]) 的測試環(huán)單元鏈路輸入端口 (wsi)，在單元外輸出連接邏輯芯核和后續(xù)一個輸入型測試環(huán)單元(&);后續(xù)輸入型測試環(huán)單元(&)有一個連接測試環(huán)功能信號輸入端口 (fiw[w+l) 的測試環(huán)單元功能信號輸入端口 (di)和一個連接前一個輸入型測試環(huán)單元(&)中測試 環(huán)單元鏈路輸出端口 (wso)的測試環(huán)單元鏈路輸入端口 (wsi),在單元外輸出連接邏輯 芯核和后續(xù)一個輸入型測試環(huán)單元；如此重復(fù)，直至本條測試鏈路中最后一個輸入型測 試環(huán)單元；本條測試鏈路中最后一個輸入型測試環(huán)單元有一個連接測試環(huán)功能信號輸入端口的測試環(huán)單元功能信號輸入端口 (di)和一個連接前一個輸入型測試環(huán)單元中測試環(huán) 單元鏈路輸出端口 (wso)的測試環(huán)單元鏈路輸入端口 (wsi)，在單元外輸出連接邏輯芯核和一個雙向型測試環(huán)單元(/0");雙向型測試環(huán)單元(/0/|)有一個連接測試環(huán)功能信號雙向端口 (fiow[w])的雙向型測試環(huán)單元功能信號雙向端口 (diol)、 一個連接邏輯芯 核功能信號雙向端口 (fio,[wp的雙向型測試環(huán)單元功能信號雙向端口 (dio2)和一個連 接輸入型測試環(huán)單元中測試環(huán)單元鏈路輸出端口 (wso)的測試環(huán)單元鏈路輸入端口(WSi)，在單元外輸出連接后續(xù)一個雙向型測試環(huán)單元(/Op);后續(xù)雙向型測試環(huán)單元 )有一個連接測試環(huán)功能信號雙向端口 (fiow[w+l])的雙向型測試環(huán)單元功能信號 雙向端口 (diol)、 一個連接邏輯芯核功能信號雙向端口 (fio,[w+l])的雙向型測試環(huán)單 元功能信號雙向端口 (dio2)和一個連接前一個雙向型測試環(huán)單元(/o")中測試環(huán)單元 鏈路輸出端口 (wso)的測試環(huán)單元鏈路輸入端口 (wsi)，在單元外輸出連接后續(xù)一個雙 向型測試環(huán)單元；如此重復(fù)，直至本條測試鏈路中最后一個雙向型測試環(huán)單元；本條測 試鏈路中最后一個雙向型測試環(huán)單元有一個連接測試環(huán)功能信號雙向端口的雙向型測試 環(huán)單元功能信號雙向端口 (diol)、 一個連接邏輯芯核功能信號雙向端口的雙向型測試環(huán) 單元功能信號雙向端口 (dio2)和一個連接前一個雙向型測試環(huán)單元中測試環(huán)單元鏈路輸 出端口 (wso)的測試環(huán)單元鏈路輸入端口 (wsi)，在單元外輸出連接邏輯芯核；輸出型 測試環(huán)單元(m)有一個連接邏輯芯核功能信號輸出端口 (fo"v])的測試環(huán)單元功能信 號輸入端口 (di)和一個連接邏輯芯核內(nèi)掃描鏈輸出端口的測試環(huán)單元鏈路輸入端口(wsi)，在單元外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和后續(xù)一個輸出型測 試環(huán)單元(印)；后續(xù)輸出型測試環(huán)單元(印)有一個連接邏輯芯核功能信號輸出端口(f0l[v+l])的測試環(huán)單元功能信號輸入端口 (di)和一個連接前一個輸出型測試環(huán)單元中測試環(huán)單元鏈路輸出端口 (wso)的測試環(huán)單元鏈路輸入端口 (wsi),在單元外 輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和后續(xù)一個輸出型測試環(huán)單元；如此 重復(fù)，直至本條測試鏈路中最后一個輸出型測試環(huán)單元；本條測試鏈路中最后一個輸出 型測試環(huán)單元有一個連接邏輯芯核功能信號輸出端口的測試環(huán)單元功能信號輸入端口 (di)和一個連接前一個輸出型測試環(huán)單元中測試環(huán)單元鏈路輸出端口 (wso)的測試環(huán) 單元鏈路輸入端口 (wsi)，在單元外輸出連接其它測試環(huán)或片上系統(tǒng)功能信號輸出引腳和 邏輯芯核測試控制單元(3)。
4. 根據(jù)權(quán)利要求3所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述的 輸入型測試環(huán)單元是正EEStdl500標準提出的一個電路，它由兩個二選一選擇器(M卜 M2)和一個D觸發(fā)器(F》組成；連接方式二選一選擇器(M!)有一個測試環(huán)單元成 鏈使能信號輸入端口 (wsen)和一個測試環(huán)單元鏈路輸入端口 (wsi)，在單元內(nèi)輸出連 接D觸發(fā)器(F!)的數(shù)據(jù)輸入端口 (D); D觸發(fā)器(F。有一個測試鏈路時鐘信號輸入 端口 (tsclk)和一個測試環(huán)單元鏈路輸出端口 (wso)，在單元內(nèi)輸出連接二選一選擇器(M2)的輸入端；二選一選擇器(M2)有一個測試環(huán)單元功能信號輸入端口 (di)、 一個 輸入型測試環(huán)單元功能切換信號輸入端口 (wteni)和一個測試環(huán)單元功能信號輸出端口 (do)，在單元內(nèi)輸出連接二選一選擇器(MO的輸入端。
5. 根據(jù)權(quán)利要求3所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述的 輸出型測試環(huán)單元是IEEE Std 1500標準提出的一個電路，它由兩個二選一選擇器(M3、 M4)和一個D觸發(fā)器(F2)組成；連接方式二選一選擇器(M3)有一個測試環(huán)單元成 鏈使能信號輸入端口 (wsen)和一個測試環(huán)單元鏈路輸入端口 (wsi)，在單元內(nèi)輸出連 接D觸發(fā)器(F2)的數(shù)據(jù)輸入端口 (D); D觸發(fā)器(F2)有一個測試鏈路時鐘信號輸入 端口 (tsclk)和一個測試環(huán)單元鏈路輸出端口 (wso)，在單元內(nèi)輸出連接二選一選擇器(M4)的輸入端；二選一選擇器(M4)有一個測試環(huán)單元功能信號輸入端口 (di)、 一個 輸出型測試環(huán)單元功能切換信號輸入端口 (wteno)和一個測試環(huán)單元功能信號輸出端口 (do),在單元內(nèi)輸出連接二選一選擇器(M3)的輸入端。
6. 根據(jù)權(quán)利要求3所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述的 雙向型測試環(huán)單元由三個二選一的選擇器(M5、 M6、 M7)、一個D觸發(fā)器(F3)、兩個高 電平有效三態(tài)門(G!、 G2)和兩個低電平有效三態(tài)門(E!、 E2)組成；連接方式二選 一選擇器(M5)有一個測試環(huán)單元成鏈使能信號輸入端口 (wsen)和一個測試環(huán)單元鏈 路輸入端口 (wsi)，在單元內(nèi)輸出連接D觸發(fā)器(F3)的數(shù)據(jù)輸入端口 (D); D觸發(fā)器(F3)有一個測試鏈路時鐘信號輸入端口 (tsclk)和一個測試環(huán)單元鏈路輸出端口 (wso)， 在單元內(nèi)輸出連接二選一選擇器(M7)的輸入端；二選一選擇器(M6)有一個輸入型測 試環(huán)單元功能切換信號輸入端口 (wseni)、 一個輸出型測試環(huán)單元功能切換信號輸入端口(wseno)和一個雙向型測試環(huán)單元功能端口方向切換控制信號輸入端口 (dioc)，在單元 內(nèi)輸出連接二選一選擇器(M7)的選擇控制端；二選一選擇器(M7)在單元內(nèi)輸出連接 高電平有效三態(tài)門(G2)的輸入端、低電平有效三態(tài)門(E2)的輸入端和二選一選擇器(M5)的輸入端；高電平有效三態(tài)門(G。有一個雙向型測試環(huán)單元功能端口方向切換 控制信號輸入端口 (dioc)和一個雙向型測試環(huán)單元功能信號雙向端口 (diol)，在單元 內(nèi)輸出連接二選一選擇器(M7)的輸入端；低電平有效三態(tài)門(ED有一個雙向型測試 環(huán)單元功能端口方向切換控制信號輸入端口 (dioc)和一個雙向型測試環(huán)單元功能信號雙 向端口 (dio2)，在單元內(nèi)輸出連接二選一選擇器(M7)的輸入端；高電平有效三態(tài)門(G2) 有一個雙向型測試環(huán)單元功能端口方向切換控制信號輸入端口 (dioc)和一個雙向型測試 環(huán)單元功能信號雙向端口 (dio2)，在單元內(nèi)輸出連接低電平有效三態(tài)門(E,)的輸入端； 低電平有效三態(tài)門(E2)有一個雙向型測試環(huán)單元功能端口方向切換控制信號輸入端口(dioc)和一個雙向型測試環(huán)單元功能信號雙向端口 (diol),在單元內(nèi)輸出連接高電平 有效三態(tài)門(GO的輸入端。
7.根據(jù)權(quán)利要求1所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述邏 輯芯核測試控制單元(3)由三個二輸入與門(A!、 A2、 A3)和;t個高電平有效三態(tài)門(&、 H2、……、組成，其中，A為邏輯芯核與對應(yīng)的所述測試環(huán)(2)所包含的測試鏈路 數(shù)；連接方式二輸入與門(A,)有一個連接邏輯芯核測試控制總線(4)中輸入型測試 環(huán)單元功能切換信號輸入總線(WTENI)的輸入端和一個連接邏輯芯核測試選擇控制單 元(5)中邏輯芯核測試選擇控制信號輸出端口 (c)的輸入端，在單元外輸出連接測試 環(huán)(2); 二輸入與門(A2)有一個連接邏輯芯核測試控制總線(4)中測試鏈路時鐘信號 輸入總線(TSCLK)的輸入端和一個連接邏輯芯核測試選擇控制單元(5)中邏輯芯核測 試選擇控制信號輸出端口 (c)的輸入端，在單元外輸出連接測試環(huán)(2); 二輸入與門(A3) 有一個連接邏輯芯核測試控制總線(4)中測試鏈路測試使能信號輸入總線(TSEN)的 輸入端和一個連接邏輯芯核測試選擇控制單元(5)中邏輯芯核測試選擇控制信號輸出端 口 (c)的輸入端，在單元外輸出連接測試環(huán)(2); A個高電平有效三態(tài)門(H卜H2、……、 Ht)分別有一個連接邏輯芯核測試選擇控制單元(5)中邏輯芯核測試選擇控制信號輸出 端口 (c)的三態(tài)控制端和一個連接測試環(huán)(2)中對應(yīng)測試鏈路輸出端口的輸入端，在單元外輸出連接測試訪問通道組(1)。
8. 根據(jù)權(quán)利要求1所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述邏 輯芯核測試控制總線(4)由一根輸入型測試環(huán)單元功能切換信號輸入總線(WTENI)、 一根測試鏈路時鐘信號輸入總線(TSCLK)和;c根測試鏈路測試使能信號輸入總線(TSEN) 組成，其中，c為本測試系統(tǒng)中允許最多并行測試邏輯芯核數(shù)量。
9. 根據(jù)權(quán)利要求1所述的片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)，其特征在于所述邏 輯芯核測試選擇控制單元(5)由"個鎖存器(L!、 L2、……、L )和"個帶清零端D觸 發(fā)器(Di、 D2、……、D )組成，其中，"為片上系統(tǒng)中邏輯芯核的數(shù)量；連接方式-帶清零端D觸發(fā)器(D。有一個連接測試選擇信號輸入引腳(TSI)的數(shù)據(jù)輸入端(D)、 一個連接邏輯芯核測試選擇控制單元時鐘信號輸入引腳(TSC)的時鐘輸入端(Clk)和 一個連接邏輯芯核測試選擇控制單元復(fù)位信號輸入引腳(TSR)的復(fù)位端(R)，在單元 內(nèi)輸出連接后續(xù)帶清零端D觸發(fā)器(D2)的數(shù)據(jù)輸入端(D)和對應(yīng)鎖存器(U)的數(shù) 據(jù)輸入端(D);鎖存器(L。有一個連接測試選擇信號鎖存控制信號輸入引腳(TSL) 的鎖存控制端(EN)，在單元外輸出連接邏輯芯核測試控制單元(3);除帶清零端D觸 發(fā)器(D!)和鎖存器(b)夕卜，"-l個帶清零端D觸發(fā)器(D2、……、DJ和"-l個鎖存 器(L2、……、L )按下標相同序號組對并依次排列，其兩者連接方式如同帶清零端D 觸發(fā)器(D。與鎖存器(L,)，另外，帶清零端D觸發(fā)器(D》的數(shù)據(jù)輸出端(Q)連接 帶清零端D觸發(fā)器(Dw)的數(shù)據(jù)輸入端(D)。
全文摘要
本發(fā)明涉及一種片上系統(tǒng)中嵌入式邏輯芯核的故障測試系統(tǒng)。它是為完善片上系統(tǒng)可測試性而增加的電路，其電路由一個測試訪問通道組、n個測試環(huán)、n個邏輯芯核測試控制單元、一個邏輯芯核測試控制總線和一個邏輯芯核測試選擇控制單元組成，n為片上系統(tǒng)中邏輯芯核的數(shù)量。采用本發(fā)明，能夠?qū)Ω鱾€已深深嵌入片上系統(tǒng)內(nèi)的邏輯芯核實現(xiàn)全面的測試訪問，并且能夠保證各個邏輯芯核在測試過程中的相互隔離和有效控制。本發(fā)明電路結(jié)構(gòu)簡單，適用于各種使用嵌入式邏輯芯核重用設(shè)計方法構(gòu)建的片上系統(tǒng)。
文檔編號G01R31/28GK101587166SQ20091005385
公開日2009年11月25日 申請日期2009年6月26日 優(yōu)先權(quán)日2009年6月26日
發(fā)明者冬 張, 張金藝, 慧 施, 嬌 李, 毅 楊, 楊曉冬, 佳 王, 翁寒一, 蔡萬林, 黃徐輝 申請人:上海大學(xué)