專利名稱：一種基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型是一種具備數(shù)據(jù)處理、網(wǎng)絡(luò)傳輸、液晶顯示、對(duì)外控制等功能的采集信號(hào)的儀器，可應(yīng)用于對(duì)機(jī)床信號(hào)的采集。
背景技術(shù)：
信號(hào)采集儀在各種領(lǐng)域中都有非常廣泛的應(yīng)用，負(fù)責(zé)將各種模擬信號(hào)數(shù)字化，以便更進(jìn)一步地處理。一般信號(hào)采集儀都具有與上位機(jī)通訊的功能，通訊接口一般為RS232接口。圖1是國內(nèi)外現(xiàn)有信號(hào)采集儀的結(jié)構(gòu)圖，目前信號(hào)采集儀一般由以下幾部分組成濾波電路、放大(調(diào)理)電路、模數(shù)(AD)轉(zhuǎn)換電路、主處理器、液晶顯示電路、通訊模塊。被采樣信號(hào)先經(jīng)過濾波電路，通常是濾掉高頻信號(hào)，再經(jīng)過放大(調(diào)理)電路，將信號(hào)調(diào)整到滿足AD接口所要求的電平的范圍，然后在主處理器(一般是單片機(jī))的控制下，將AD轉(zhuǎn)換電路轉(zhuǎn)換完的數(shù)字信號(hào)讀到存儲(chǔ)器中，然后把當(dāng)前狀態(tài)或報(bào)警等信息顯示到液晶上，并把采集到的數(shù)據(jù)通過串口傳輸?shù)絇C機(jī)。目前，大部分機(jī)床還是需要人來操作的，并且當(dāng)加工過程中出現(xiàn)問題時(shí)很難及時(shí)判斷出問題所在。當(dāng)運(yùn)用采集儀采集機(jī)床的信號(hào)時(shí)，需要其能在短時(shí)間內(nèi)將數(shù)據(jù)采集下來，并且經(jīng)過初步的信號(hào)處理后把數(shù)據(jù)通過網(wǎng)絡(luò)傳到專家系統(tǒng)，由專家系統(tǒng)對(duì)信號(hào)做出判斷，及時(shí)對(duì)機(jī)床進(jìn)行控制。隨著機(jī)床的精度越來越高，被采樣信號(hào)頻率達(dá)到5K以上，要求采集頻率越來越高，同時(shí)還需要處理器來完成密集的運(yùn)算等功能，在通訊方面，傳輸?shù)臄?shù)據(jù)量在2.34Mbps(300k/s bytes)以上，傳統(tǒng)的信號(hào)采集儀就不能很好的完成這些復(fù)雜的任務(wù)了。
實(shí)用新型內(nèi)容本實(shí)用新型的目的在于采集高速信號(hào)，經(jīng)過信號(hào)處理后將數(shù)據(jù)通過網(wǎng)絡(luò)高速傳送到網(wǎng)絡(luò)服務(wù)器，同時(shí)接收服務(wù)器的指令對(duì)外部設(shè)備進(jìn)行控制和相應(yīng)的顯示。
本實(shí)用新型的技術(shù)方案如圖2~圖6所示，包括主板和信號(hào)調(diào)理板兩部分，其中信號(hào)調(diào)理板包括信號(hào)調(diào)理電路和對(duì)外控制電路，其特征在于主板部分包括內(nèi)帶10M/100M網(wǎng)絡(luò)控制器，并運(yùn)行帶TCP/IP框架的操作系統(tǒng)的ARM主控制器電路、DSP協(xié)處理器電路、AD轉(zhuǎn)換電路、FPGA電路；被測(cè)信號(hào)經(jīng)調(diào)理電路進(jìn)入AD轉(zhuǎn)換電路，DSP協(xié)處理器電路在FPGA電路協(xié)助下啟動(dòng)AD轉(zhuǎn)換，并把AD轉(zhuǎn)換完的數(shù)字信號(hào)讀到DSP協(xié)處理器電路內(nèi)部的存儲(chǔ)器中；DSP協(xié)處理器電路把數(shù)據(jù)處理完后給ARM主控制器電路發(fā)出中斷信號(hào)，ARM主控制器電路從DSP協(xié)處理器電路中通過FPGA電路把數(shù)據(jù)讀到ARM主控制器電路的存儲(chǔ)器中，組幀以后將數(shù)據(jù)通過網(wǎng)絡(luò)傳送到遠(yuǎn)端服務(wù)器中；同時(shí)ARM主控制器電路接收遠(yuǎn)端服務(wù)器發(fā)來的命令，在FPGA電路的協(xié)助下顯示命令或運(yùn)行狀態(tài)，或發(fā)出報(bào)警信息。
機(jī)床的工況信息最高頻率為6kHz，由乃奎斯特采樣定理可知，要保證采集到的信號(hào)不會(huì)失真，須滿足公式fs≥2fm，其中fs為采樣頻率，fm為被采樣信號(hào)最高頻率。根據(jù)實(shí)踐分析，要較好地原樣復(fù)原被采集信號(hào)，采樣頻率應(yīng)為被采集信號(hào)最高頻率的8倍以上，即6k×8＝48kHz。機(jī)床信號(hào)有電流、振動(dòng)、聲發(fā)射等信號(hào)，振動(dòng)和聲發(fā)射信號(hào)各自要采集x、y、z3個(gè)方向上的信號(hào)才能很好的處理信號(hào)，所以選擇AD的通道數(shù)應(yīng)該大于等于8通道，單通道采樣頻率應(yīng)該在48KHz以上，根據(jù)實(shí)踐測(cè)量，機(jī)床信號(hào)采集的精度要求在千分之一以上，所以AD芯片精度應(yīng)該選擇12位以上。所需的AD芯片的總采樣頻率應(yīng)大于48KHz×8＝384KHz。
按照8通道循環(huán)采樣，系統(tǒng)總采樣頻率400KHz的方式來估算，做最大點(diǎn)數(shù)，即2048點(diǎn)，F(xiàn)FT處理，單路信號(hào)處理要求在2048/(400×103)＝5.12×10-3s，即約5ms，內(nèi)完成。每路信號(hào)采集2048點(diǎn)的波形數(shù)據(jù)，產(chǎn)生1024點(diǎn)的FFT頻譜數(shù)據(jù)，再加上提取特征量數(shù)據(jù)約128點(diǎn)，每12位數(shù)據(jù)用2個(gè)字節(jié)表示，最終所需傳輸?shù)臄?shù)據(jù)量為(2048+1024+128)×2＝6400byte。8路信號(hào)采集到的數(shù)據(jù)量為8×6400＝51.2Kbyte。考慮到協(xié)處理器還要進(jìn)行AD采集和完成與主控制器的通訊，根據(jù)實(shí)際經(jīng)驗(yàn)分析，DSP協(xié)處理器的主頻要選擇在80MHz以上。
DSP在5ms內(nèi)產(chǎn)生需要通過網(wǎng)絡(luò)實(shí)時(shí)傳輸?shù)臄?shù)據(jù)量為2×(1024+128)＝2304byte，所以網(wǎng)絡(luò)中純數(shù)據(jù)的傳輸速率為2304/0.005＝460k/s(byte)＝3680kbps。另外，系統(tǒng)還要求有顯示和對(duì)外控制，根據(jù)需要完成的工作量和實(shí)踐經(jīng)驗(yàn)，所以ARM處理器主頻要在50MHz以上，內(nèi)帶10M/100M網(wǎng)絡(luò)控制器，并采用帶TCP/IP框架的操作系統(tǒng)。
FPGA電路完成邏輯和時(shí)序匹配的功能，為了方便硬件系統(tǒng)的調(diào)試，選用的FPGA要支持嵌入式邏輯分析儀。同時(shí)由于ARM、DSP的數(shù)據(jù)、地址線都要引入FPGA，AD的數(shù)據(jù)線也要引入FPGA，還要為液晶留下30針的接口，所以FPGA除去電源、地、調(diào)試接口等固定的信好線外至少還應(yīng)該有100個(gè)IO口可供系統(tǒng)使用，芯片的管腳的數(shù)量應(yīng)該在150個(gè)以上。


圖1現(xiàn)有的信號(hào)采集儀的示意框圖圖2本實(shí)用新型的基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀的示意框圖圖3DSP和ARM間的HPI接口示意框圖圖4液晶顯示接口示意框圖圖5AD接口示意框圖圖6網(wǎng)絡(luò)接口信號(hào)連接圖具體實(shí)施方式
結(jié)合圖2～圖6對(duì)本實(shí)用新型作進(jìn)一步的說明一種新型的基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀，包括主板和信號(hào)調(diào)理板兩部分。信號(hào)調(diào)理板包括信號(hào)調(diào)理電路和對(duì)外控制電路。主板部分包括ARM主控制器電路、DSP協(xié)處理器電路、AD轉(zhuǎn)換電路、FPGA電路、顯示電路、電源轉(zhuǎn)換電路。被測(cè)信號(hào)經(jīng)過調(diào)理電路后進(jìn)入AD轉(zhuǎn)換電路，DSP在FPGA協(xié)助下啟動(dòng)AD轉(zhuǎn)換，并把AD轉(zhuǎn)換完的數(shù)字信號(hào)讀到DSP內(nèi)部的存儲(chǔ)器中。DSP把數(shù)據(jù)處理完后給ARM發(fā)出中斷，ARM從DSP中把數(shù)據(jù)讀到ARM的存儲(chǔ)器中，組幀以后將數(shù)據(jù)通過網(wǎng)絡(luò)傳送到遠(yuǎn)端服務(wù)器中。同時(shí)ARM接收遠(yuǎn)端服務(wù)器發(fā)來的命令，在FPGA的協(xié)助下將命令或運(yùn)行狀態(tài)顯示在LCD上，或控制報(bào)警器給出報(bào)警信息。
各部分接口方式如下1、AD與DSP的接口方式如圖5所示，AD與DSP的相關(guān)連線在FPGA內(nèi)部相連，方便用嵌入式邏輯分析儀分析時(shí)序。AD的數(shù)據(jù)線與DSP的數(shù)據(jù)線相連，AD轉(zhuǎn)換啟動(dòng)信號(hào)由DSP的IO區(qū)片選線IOSTRB產(chǎn)生2、DSP與ARM的接口方式二者間采用HPI的接口方式。HPI擴(kuò)展在ARM的IO0區(qū)，接口圖如圖3所示DSP的HPI接口數(shù)據(jù)線與ARM的高8位數(shù)據(jù)線相連，在FPGA中用雙向緩沖接口實(shí)現(xiàn)雙向數(shù)據(jù)傳輸，HPI的讀寫線、字節(jié)控制線、寄存器選擇線由ARM的通用IO口(GPIO)控制，方向控制線由ARM的讀寫線控制
3、網(wǎng)絡(luò)接口方式如圖6所示，ARM的網(wǎng)絡(luò)控制器的引出線直接與物理層芯片的相應(yīng)數(shù)據(jù)、控制線相連，物理層芯片輸出的差分信號(hào)與網(wǎng)絡(luò)變壓相連，進(jìn)一步輸出到RJ45接口4、液晶接口液晶接口擴(kuò)展在ARM的IO1區(qū)，液晶接口由FPGA引出，由ARM控制。液晶的數(shù)據(jù)線在FPGA內(nèi)部與ARM的次高8位數(shù)據(jù)線相連，寄存器選擇線與ARM的address3相連，復(fù)位信號(hào)由FPGA片內(nèi)邏輯產(chǎn)生。由于ARM和FPGA均為3.3V電平系統(tǒng)，液晶為5V電平，所以需要在液晶接口中接電平轉(zhuǎn)換芯片。液晶接口如圖4所示ARM主處理器電路由ARM、外圍存儲(chǔ)器(SDRAM、FLASH)、看門狗、串口、網(wǎng)口、調(diào)試接口組成，所有通訊接口及外圍控制由ARM處理。ARM主處理器為內(nèi)嵌ARM7TDMI內(nèi)核的嵌入式處理器。，其外部用IIC存儲(chǔ)器來存儲(chǔ)系統(tǒng)參數(shù)如服務(wù)器IP地址、本機(jī)IP地址、網(wǎng)絡(luò)端口等。GPIO4接外部按鈕用來開機(jī)時(shí)判斷進(jìn)入?yún)?shù)設(shè)置模式還是正常運(yùn)行模式，為低電平時(shí)進(jìn)入?yún)?shù)設(shè)置模式，為高電平時(shí)進(jìn)入正常運(yùn)行模式。ARM的低8位地址線、高16位數(shù)據(jù)線、片選線、讀寫控制線、中斷線引入FPGA中。高8位數(shù)據(jù)線用來和DSP的HPI接口通訊，次高8位數(shù)據(jù)線用來與LCD通訊，片選線Necs0作為DSP的HPI的片選信號(hào)，片選線Necs1作為LCD的片選信號(hào)。GPIO0、GPIO1連接兩個(gè)測(cè)試燈，以便調(diào)試硬件。
GPIO16接撥碼開關(guān)控制系統(tǒng)啟動(dòng)進(jìn)入bootloader還是啟動(dòng)內(nèi)核。GPIO17接撥碼開關(guān)，控制是否啟動(dòng)看門狗電路。處理器內(nèi)部帶有網(wǎng)絡(luò)控制器，所以外部只要擴(kuò)展一片物理層芯片就可以來，很容易設(shè)計(jì)100M/10M自適應(yīng)以太網(wǎng)。并且系統(tǒng)使用uClinux作為操作系統(tǒng)，uClinux操作系統(tǒng)對(duì)網(wǎng)絡(luò)支持非常完全，由完整的網(wǎng)絡(luò)驅(qū)動(dòng)。
用TI公司的TMS320VC54系列DSP作為協(xié)處理器，負(fù)責(zé)采集和處理信號(hào)。DSP的外部FLASH存儲(chǔ)器為NOR FLASH，擴(kuò)展在DSP的外部數(shù)據(jù)空間0x8000～0xFFFF之間，用來存儲(chǔ)DSP的boot表。DSP采用并行16位bootloader的形式自啟動(dòng)。在系統(tǒng)啟動(dòng)的過程中，系統(tǒng)中DSP boot的主頻為8MHZ，當(dāng)程序被拷貝到片內(nèi)RAM中運(yùn)行時(shí)，在DSP程序的入口修改時(shí)鐘寄存器的值，把系統(tǒng)時(shí)鐘從8MHZ調(diào)整到160MHZ，系統(tǒng)最終全速運(yùn)行在160MHZ。AD擴(kuò)展在DSP的PORT0(啟動(dòng)時(shí))和PORT1(讀取數(shù)據(jù)時(shí))，DSP用定時(shí)器來控制采樣頻率，在定時(shí)中斷程序中按通道存儲(chǔ)數(shù)據(jù)，啟動(dòng)軟件中斷處理數(shù)據(jù)，然后對(duì)PORT0操作啟動(dòng)AD轉(zhuǎn)換器開始下一通道轉(zhuǎn)換。存儲(chǔ)器電路用來存儲(chǔ)從AD讀到的數(shù)據(jù)，其讀出和寫入由DSP控制。DSP的16位數(shù)據(jù)總線、HPI信號(hào)線、低8位地址線、存儲(chǔ)器片選線、IO區(qū)片選線、讀寫控制線等都引入到FPGA中，方便時(shí)序調(diào)試和邏輯設(shè)計(jì)。
FPGA電路選用Altera公司CYCLONE系列芯片，是性價(jià)比很高的FPGA，內(nèi)部有8K bytes以上RAM，可根據(jù)需要用作雙口RAM或FIFO。內(nèi)部還有兩個(gè)鎖相環(huán)，可以方便地對(duì)外部晶振進(jìn)行倍頻或分頻。此款芯片還支持嵌入式邏輯分析儀，可以方便地調(diào)試硬件時(shí)序。FPGA主要完成邏輯的功能，實(shí)現(xiàn)DSP對(duì)AD的控制和ARM對(duì)LCD的控制。由于ARM的讀寫時(shí)序比較快，而LCD要求的時(shí)序相對(duì)較慢，必須在FPGA中用計(jì)數(shù)器或移位寄存器匹配ARM和LCD的時(shí)序。
AD芯片選用凌特公司的芯片，數(shù)字信號(hào)輸出接口可以選擇5V或3V接口，非常靈活。AD轉(zhuǎn)換器工作在SCAN模式，即依次按通道采樣信號(hào)，AD的采樣頻率由DSP的定時(shí)器控制。AD輸入信號(hào)為單端單極性信號(hào)，信號(hào)電平范圍為0～4.096V。AD的片選信號(hào)CS接地，讀寫信號(hào)都接高電平，啟動(dòng)轉(zhuǎn)換信號(hào)converst與DSP的IOSTRB相連，在FPGA中匹配時(shí)序使二者時(shí)序相符。
顯示電路的液晶選用320×240點(diǎn)陣液晶，背光為高亮數(shù)碼管，可以用于工業(yè)及商業(yè)各種場(chǎng)合中。液晶接口由FPGA中引出，由ARM控制，便于時(shí)序匹配。
信號(hào)調(diào)理板的信號(hào)調(diào)理電路把信號(hào)調(diào)理到AD需要的電平范圍，通道0～3為單極性信號(hào)輸入通道，信號(hào)輸入范圍為0～4.096V。4～7通道為雙極性信號(hào)輸入通道，信號(hào)輸入范圍為-10～+10V。信號(hào)調(diào)理板上有一路控制輸出信號(hào)，用來控制報(bào)警器，此信號(hào)由ARM產(chǎn)生，由三極管提高驅(qū)動(dòng)電流驅(qū)動(dòng)繼電器工作。
基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀采用4層板結(jié)構(gòu)，采取了電源保護(hù)措施，每個(gè)芯片的電源和地之間都放了濾波電容，采用磁珠將模擬地和數(shù)字地分開，盡可能減少模擬電路和數(shù)字電路之間的干擾，系統(tǒng)外殼用鐵板做成，有較強(qiáng)的抗干擾能力，系統(tǒng)裝由一個(gè)風(fēng)扇，又很好的散熱能力，可用于工業(yè)現(xiàn)場(chǎng)中。
基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀中主控制器工作在50MHz，協(xié)處理器工作在160MHz，處理數(shù)據(jù)的能力大大增強(qiáng)，網(wǎng)絡(luò)傳輸速度達(dá)到10Mbps。采樣到的數(shù)據(jù)依次存入存儲(chǔ)器后，可以高速通過網(wǎng)絡(luò)接口將處理玩的數(shù)據(jù)上傳至遠(yuǎn)端服務(wù)器中，進(jìn)行數(shù)據(jù)分析或者數(shù)據(jù)匯集紀(jì)錄，有很強(qiáng)的采集、處理和數(shù)據(jù)傳輸?shù)哪芰Α?br> 本實(shí)用新型簡(jiǎn)單、方便、實(shí)用性強(qiáng)。
權(quán)利要求1.一種基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀，包括主板和信號(hào)調(diào)理板兩部分，其中信號(hào)調(diào)理板包括信號(hào)調(diào)理電路和對(duì)外控制電路，其特征在于主板部分包括內(nèi)帶10M/100M網(wǎng)絡(luò)控制器，并運(yùn)行帶TCP/IP框架的操作系統(tǒng)的ARM主控制器電路、DSP協(xié)處理器電路、AD轉(zhuǎn)換電路、FPGA電路；被測(cè)信號(hào)經(jīng)調(diào)理電路進(jìn)入AD轉(zhuǎn)換電路，DSP協(xié)處理器電路在FPGA電路協(xié)助下啟動(dòng)AD轉(zhuǎn)換，并把AD轉(zhuǎn)換完的數(shù)字信號(hào)讀到DSP協(xié)處理器電路內(nèi)部的存儲(chǔ)器中；DSP協(xié)處理器電路把數(shù)據(jù)處理完后給ARM主控制器電路發(fā)出中斷信號(hào)，ARM主控制器電路從DSP協(xié)處理器電路中通過FPGA電路把數(shù)據(jù)讀到ARM主控制器電路的存儲(chǔ)器中，組幀以后將數(shù)據(jù)通過網(wǎng)絡(luò)傳送到遠(yuǎn)端服務(wù)器中；同時(shí)ARM主控制器電路接收遠(yuǎn)端服務(wù)器發(fā)來的命令，在FPGA電路的協(xié)助下顯示命令或運(yùn)行狀態(tài)，或發(fā)出報(bào)警信息。
2.根據(jù)權(quán)利要求1所述的一種基于網(wǎng)絡(luò)的嵌入式信號(hào)采集儀，其特征在于AD轉(zhuǎn)換電路單通道采樣頻率在48KHz以上，精度選擇12位以上；DSP協(xié)處理器的主頻選擇在80MHz以上；ARM處理器主頻在50MHz以上；FPGA的管腳的數(shù)量在150個(gè)以上。
專利摘要本實(shí)用新型屬信號(hào)采集領(lǐng)域，克服傳統(tǒng)儀器不能采集高頻信號(hào)，無法完成密集運(yùn)算，傳輸數(shù)據(jù)量小的缺點(diǎn)。它包括主板和信號(hào)調(diào)理板，信號(hào)調(diào)理板包括信號(hào)調(diào)理電路和對(duì)外控制電路，特征在于主板包括帶10M/100M網(wǎng)絡(luò)控制器，運(yùn)行具有TCP/IP框架的操作系統(tǒng)的ARM主控制器電路、DSP協(xié)處理器電路、AD轉(zhuǎn)換電路、FPGA電路；被測(cè)信號(hào)經(jīng)調(diào)理電路進(jìn)入AD轉(zhuǎn)換電路，DSP在FPGA協(xié)助下啟動(dòng)AD轉(zhuǎn)換，并把轉(zhuǎn)換完的信號(hào)讀到其內(nèi)部的存儲(chǔ)器中；DSP把數(shù)據(jù)處理完后給ARM發(fā)出中斷，ARM從DSP中通過FPGA把數(shù)據(jù)讀到ARM的存儲(chǔ)器中，組幀以后將數(shù)據(jù)通過網(wǎng)絡(luò)傳送到遠(yuǎn)端服務(wù)器中；同時(shí)ARM接收遠(yuǎn)端服務(wù)器發(fā)來的命令，在FPGA的協(xié)助下顯示命令或運(yùn)行狀態(tài)，或發(fā)出報(bào)警信息。該儀器可進(jìn)行高速信號(hào)的采集，實(shí)用性強(qiáng)。
文檔編號(hào)G01D5/12GK2835954SQ20052012812
公開日2006年11月8日 申請(qǐng)日期2005年10月28日 優(yōu)先權(quán)日2005年10月28日
發(fā)明者譚延磊, 張慧慧, 楊健, 李孝輝, 王愷 申請(qǐng)人:北京工業(yè)大學(xué)