專利名稱：半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置，特別涉及對在同一半導(dǎo)體襯底上集成的混合搭載了同步型存儲器和邏輯電路的LSI(大規(guī)模集成電路)中的內(nèi)置存儲器正確地測定例如建立/保持時(shí)間和存取時(shí)間的技術(shù)。
背景技術(shù)：
一般，混合搭載在半導(dǎo)體襯底上的存儲器—邏輯電路LSI具有存儲器、邏輯電路、外部信號切換電路和存儲器—邏輯電路的接口(IF)信號切換電路。下面，說明這些構(gòu)成要素的連接，在存儲器與邏輯電路之間配設(shè)存儲器—邏輯電路的IF信號切換電路。存儲器—邏輯電路的IF信號切換電路輸入由邏輯電路經(jīng)輸出總線供給的信號，并將輸入的信號經(jīng)輸入總線向存儲器輸出。存儲器—邏輯電路的IF信號切換電路輸入由存儲器經(jīng)輸出總線供給的信號，并將輸入的信號經(jīng)輸入總線向邏輯電路輸出。
此外，在外部輸入輸出引腳和邏輯電路之間配設(shè)外部信號切換電路。外部信號切換電路輸入從外部經(jīng)輸入總線供給的信號，并經(jīng)輸入總線向邏輯電路輸出信號。外部信號切換電路輸入從邏輯電路經(jīng)輸出總線供給的信號，并經(jīng)輸出總線向外部輸入輸出引腳輸出輸入的信號。存儲器—邏輯電路LSI通過上述連接進(jìn)行信號的交換。
存儲器—邏輯電路LSI對評估存儲器的特性的存儲器測試模式設(shè)置測試輸入總線和測試輸出總線，使得外部信號切換電路和存儲器—邏輯電路的IF信號切換電路起測試接口電路的作用，該兩總線不經(jīng)過外部信號切換電路和存儲器—邏輯電路的IF信號切換電路之間的邏輯電路，而直接作為內(nèi)部數(shù)據(jù)傳送路徑使用。
進(jìn)而說明存儲器的構(gòu)成。存儲器內(nèi)部包含存儲器輸入輸出部和存儲器控制部，經(jīng)過它們向同步型存儲器輸入輸出數(shù)據(jù)。存儲器輸入輸出部特別地對一個(gè)輸入使用輸入緩沖器、時(shí)序調(diào)整用的延遲和觸發(fā)器電路，對一個(gè)輸出使用輸出緩沖器。時(shí)鐘電路具有輸入緩沖器和時(shí)鐘驅(qū)動器，分別向?qū)斎胧褂玫挠|發(fā)器電路和對輸出使用的輸出緩沖器供給輸入時(shí)鐘信號和輸出時(shí)鐘信號。
存儲器—邏輯電路LSI使用這樣的構(gòu)成要素與內(nèi)部數(shù)據(jù)傳送路徑連接，測定存儲器的建立/保持時(shí)間和存取時(shí)間。存儲器—邏輯電路LSI中的建立/保持時(shí)間和存取時(shí)間的測定用來測定包含對從輸入輸出引腳到存儲器的外部信號切換電路和所謂直接輸入輸出總線的內(nèi)部信號路徑的延遲量的形狀。
此外，關(guān)于存儲器的工作試驗(yàn)提出了幾個(gè)具體的例子。為了提高內(nèi)置存儲器的工作試驗(yàn)的精度，專利文獻(xiàn)1的半導(dǎo)體集成電路裝置在同一芯片11上形成存儲器4和邏輯電路12，根據(jù)從芯片11上的試驗(yàn)專用端子Ti輸入的地址信號AD，進(jìn)行存儲器4的工作試驗(yàn)，存儲器試驗(yàn)電路13根據(jù)從端子Ti輸入的多位地址信號AD，在該地址信號AD輸入存儲器4的輸入端口Pi之后，根據(jù)地址信號AD向存儲器4輸出具有規(guī)定的脈沖寬度的寫入控制信號，由此，可以不受信號傳送時(shí)間離散的影響，可以通過工作試驗(yàn)提高精度。
專利文獻(xiàn)2的混合搭載邏輯電路的存儲器及其測試方法因通過減少測試模式切換時(shí)的遷移次數(shù)來提高測試效率和降低噪聲，故具有通過邏輯電路2測試存儲磁心12的通常工測試模式和從外部焊盤1不經(jīng)邏輯電路2而輸入信息直接測試存儲器核心12的旁路測試模式，對邏輯電路2和存儲磁心12的測試使用同一測試電路18，并利用MUX17選擇來自模式寄存器16的測試選擇信息TMADR1和分別由MUX4～6供給的測試選擇信息TMADR2，再供給測試電路18，由此可以進(jìn)行測試模式的設(shè)定和執(zhí)行。
此外，專利文獻(xiàn)3的混合搭載邏輯電路的測試裝置及測試方法為了改善因存儲器測試時(shí)不是LSI的實(shí)際使用狀態(tài)而在實(shí)際使用中引起不可預(yù)料的工作不良或因獨(dú)立地進(jìn)行存儲器和邏輯電路部的測試而增加測試成本的狀況，使存儲器部1和邏輯電路2分離開施加測試信號，并且向邏輯電路2供給工作信號，使邏輯電路2根據(jù)測試者的意圖工作，所以，可以成為接近實(shí)際使用的狀態(tài)，通過同時(shí)進(jìn)行存儲器測試和掃描測試，可以縮短測試時(shí)間和降低測試成本。
專利文獻(xiàn)1特開平5-264675號公報(bào)專利文獻(xiàn)2特開平11-174121號公報(bào)專利文獻(xiàn)3特開2002-162444號公報(bào)簡單說明評估上述存儲器—邏輯電路LSI中的存儲器特性的情況。在利用上述構(gòu)成要素進(jìn)行上述存取時(shí)間的測定中，時(shí)鐘信號經(jīng)由分別和外部輸入引腳、外部信號切換電路、存儲器—邏輯電路IF信號切換電路和存儲器的輸入緩沖器連接的引線供給。
另一方面，存儲器的輸出數(shù)據(jù)經(jīng)由分別連接存儲器—邏輯電路IF信號切換電路、外部信號切換電路和外部輸出引腳的引線供給。利用這樣的引線，使實(shí)際的存取時(shí)間的測定變成測定從外部時(shí)鐘信號的輸入到外部數(shù)據(jù)輸出的時(shí)間、即由上述電路和引線負(fù)載產(chǎn)生的延遲時(shí)間。
此外，對于建立/保持時(shí)間的測定，輸入信號也經(jīng)由分別連接外部輸入引腳、外部信號切換電路、存儲器—邏輯電路IF信號切換電路和存儲器的輸入緩沖器的引線向存儲器的觸發(fā)器電路供給。這時(shí)，實(shí)際的建立/保持時(shí)間的測定變成測定包含因時(shí)鐘用外部輸入引腳和外部輸入引腳的輸入時(shí)間差、即時(shí)鐘信號的傳送路徑和輸入信號各自的傳送路徑的物理差引起的時(shí)滯的時(shí)間。這樣的時(shí)間測定并不是準(zhǔn)確的存儲器特性的測定。
進(jìn)而，作為具體例子說明的專利文獻(xiàn)1和3不像上述那樣測定沒有包含的延遲量的時(shí)間，而是探討完全不同的課題。此外，專利文獻(xiàn)2公開了旁路測試模式，但對于上述沒有延遲量的時(shí)間測定，沒有公開任何內(nèi)容。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體裝置，能夠消除上述現(xiàn)有技術(shù)的缺點(diǎn)，測定沒有延遲量的準(zhǔn)確的時(shí)間。
為了解決上述問題，本發(fā)明是一種半導(dǎo)體裝置，混合搭載了多個(gè)實(shí)現(xiàn)一方面功能和與該一方面功能不同的另一方面功能的單元，實(shí)現(xiàn)另一方面功能的單元配設(shè)在實(shí)現(xiàn)一方面功能的單元的前級，其特征在于該裝置中，將從外部向該裝置輸入的信號和從該裝置向外部輸出的信號分別輸入和輸出，除了與該輸入和輸出對應(yīng)實(shí)現(xiàn)各功能的通常模式之外，還具有對該裝置中的輸入信號和輸出信號測定信號的特性的測試模式，形成通常模式下分別流過輸入信號和輸出信號的通常的輸入輸出路徑、以及測試模式下繞過通常的輸入輸出路徑而分別使輸入信號和輸出信號直接流過實(shí)現(xiàn)一方面功能的單元的測試用輸入輸出路徑；包含切換單元，分別將輸入信號和輸出信號切換到通常輸入輸出路徑和測試用輸入輸出路徑；實(shí)現(xiàn)一方面功能的單元包含輸入輸出單元，分別輸入輸出流過通常和測試用的輸入輸出路徑的輸入信號和輸出信號；該輸入輸出單元包含輸入輸出選擇單元，使用在測試模式下直接供給的測試用時(shí)鐘信號，有選擇地取入分別與輸入信號和輸出信號對應(yīng)的信號，并輸出該取入的信號。
本發(fā)明的半導(dǎo)體裝置形成測試用輸入輸出路徑，在實(shí)現(xiàn)一方面功能的單元具有的輸入輸出單元中設(shè)置輸入輸出選擇單元，使用在測試模式下直接供給的測試用時(shí)鐘信號，有選擇地取入分別與輸入信號和輸出信號對應(yīng)的信號，并輸出該取入的信號，一邊在外部引腳上監(jiān)視該輸出，一邊使時(shí)鐘信號或輸入信號的上升時(shí)間變化，對測試用時(shí)鐘信號相對地測定表示實(shí)現(xiàn)一方面功能的單元的剛剛輸入之前和剛剛輸出之后產(chǎn)生了由怎樣的延遲引起的相移的延遲量，結(jié)果，通過從使用通常用的時(shí)鐘信號測定得到的時(shí)間測定值減去使用測試用時(shí)鐘信號得到的測定值的校正，可以準(zhǔn)確地算出實(shí)現(xiàn)一方面功能的單元的信號特性，例如，存儲器本身的建立/保持時(shí)間和存取時(shí)間。


圖1是表示作為本發(fā)明的半導(dǎo)體裝置的實(shí)施例使用的存儲器—邏輯電路混載LSI中的存儲器輸入輸出部的概略構(gòu)成的電路圖。
圖2是表示使用了本發(fā)明的半導(dǎo)體裝置的存儲器-邏輯電路混載LSI的概略構(gòu)成的方框圖。
圖3是表示圖1的帶測試功能的輸入輸出選擇部的具體電路構(gòu)成的方框圖。
圖4是用來說明圖3的帶測試功能的輸入輸出選擇部的時(shí)鐘信號CLK的相移的時(shí)序圖。
圖5是用來說明圖3的帶測試功能的輸入輸出選擇部的輸入信號ADD的相移的時(shí)序圖。
圖6是用來說明圖3的帶測試功能的輸入輸出選擇部的各輸出信號TDO的相移的時(shí)序圖。
圖7是表示作為本發(fā)明的半導(dǎo)體裝置的另一實(shí)施例使用的存儲器—邏輯電路混載LSI中的存儲器輸入輸出部的構(gòu)成的電路圖。
圖8是表示圖7的觸發(fā)器電路的構(gòu)成的電路圖。
具體實(shí)施例方式
下面，參照附圖詳細(xì)說明本發(fā)明的半導(dǎo)體裝置的實(shí)施例。
本實(shí)施例是內(nèi)部裝有使用了本發(fā)明的半導(dǎo)體裝置的測試裝置的存儲器-邏輯電路混載LSI 10的情況。以下，簡稱作混載LSI。對于和本發(fā)明沒有直接關(guān)系的部分省略其圖示和說明。在下面的說明中，信號由出現(xiàn)該信號的連接線的參考序號來表示。
混載LSI 10如圖2所示，包含存儲器12、存儲器-邏輯電路IF(接口)切換電路14、邏輯電路部16、外部信號切換電路18和緩沖電路20及22。在本實(shí)施例中，存儲器12與實(shí)現(xiàn)一方面功能的單元對應(yīng)，邏輯電路部16與實(shí)現(xiàn)另一方面功能的單元對應(yīng)。進(jìn)而，使用圖2簡單說明各部分的連接關(guān)系。在混載LSI 10的輸入側(cè)，外部輸入總線24從未圖示的外部輸入引腳連接到外部信號切換電路18。這里，外部輸入總線24例如是輸入信號IN_0～I(xiàn)N_n的n+1個(gè)信號。
外部信號切換電路18經(jīng)邏輯電路輸入總線26與邏輯電路部16連接。邏輯電路部16經(jīng)邏輯電路輸出總線28與存儲器-邏輯電路IF切換電路14連接。存儲器-邏輯電路IF切換電路14經(jīng)存儲器輸入總線30與存儲器12連接。
此外，外部信號切換電路18使存儲器直接測試輸入總線32與存儲器-邏輯電路IF切換電路14連接，在測試時(shí)，使輸入信號不經(jīng)過邏輯電路部16而直接向存儲器-邏輯電路IF切換電路14供給。
進(jìn)而，本實(shí)施例中的測試時(shí)鐘信號TCLK 34經(jīng)緩沖電路20向存儲器12供給。測試時(shí)鐘信號TCLK 34不經(jīng)過外部信號切換電路18、邏輯電路部16和存儲器-邏輯電路IF切換電路14，而直接向存儲器12供給。
另一方面，作為混載LSI 10的輸出側(cè)，存儲器12經(jīng)存儲器輸出總線36與存儲器-邏輯電路IF切換電路14連接。存儲器-邏輯電路IF切換電路14經(jīng)邏輯電路輸入總線38與邏輯電路部16連接。邏輯電路部16經(jīng)由邏輯電路輸出總線40連接到外部信號切換電路18上。外部信號切換電路18經(jīng)外部輸出總線42與未圖示的外部輸出引腳連接。這里，外部輸出總線42例如作為輸出信號OUT_0～OUT_k，輸出k+1個(gè)信號。
此外，存儲器12使存儲器直接測試輸出總線44與外部信號切換電路18連接，不經(jīng)過存儲器-邏輯電路IF切換電路14和邏輯電路部16，而直接向外部信號切換電路18供給信號。
進(jìn)而，在本實(shí)施例中，存儲器測試輸出信號TOUT_M 46經(jīng)緩沖電路22向未圖示的外部輸出引腳供給。
在上述連接關(guān)系中，本實(shí)施例具有使測試時(shí)鐘信號TCLK 34直接輸入存儲器12和使測試輸出信號TOUT 46直接從存儲器12輸出的新特點(diǎn)，進(jìn)而，還具有除了存儲器12的輸出DO之外還設(shè)置測試輸出信號TDO 44，該輸出數(shù)據(jù)不經(jīng)過存儲器-邏輯電路IF切換電路14和邏輯電路部16，而輸入外部信號切換電路18的特征。
簡單說明圖2所示的各構(gòu)成要素。存儲器12基本上具有下述功能存儲供給的數(shù)據(jù)，將其暫時(shí)保持下來，按照要求輸出暫時(shí)保持的數(shù)據(jù)，并迅速輸入輸出數(shù)據(jù)。為了實(shí)現(xiàn)該功能，存儲器12進(jìn)而包含存儲器輸入輸出部48和存儲器控制部50。存儲器輸入輸出部48將在后面說明。存儲器控制部50具有和過去一樣的功能。
存儲器-邏輯電路IF切換電路14具有使在存儲器12和邏輯電路部16之間供給的輸入信號和輸出信號分別經(jīng)過前述的邏輯電路輸出總線28和存儲器輸出總線36及存儲器輸入總線30和邏輯電路輸入總線38輸入輸出的功能。此外，存儲器-邏輯電路IF切換電路14還具有將經(jīng)存儲器直接測試輸入總線32供給的信號向存儲器12供給的功能。
邏輯電路部16具有對分別從邏輯電路輸入總線26和38供給的信號進(jìn)行規(guī)定的邏輯運(yùn)算的功能，使運(yùn)算結(jié)果的信號分別經(jīng)邏輯電路輸出總線28和40分別向存儲器-邏輯電路IF切換電路14和外部信號切換電路18輸出。
外部信號切換電路18作為輸入側(cè)的功能，具有在通常工作時(shí)輸入n+1個(gè)輸入信號并向邏輯電路部16輸出的功能和將測試時(shí)供給的信號切換至存儲器直接輸入總線32再將這些信號向存儲器-邏輯電路I F切換電路14供給的功能。此外，外部信號切換電路18作為輸出側(cè)的功能，具有在通常工作時(shí)輸入k+1個(gè)輸入信號并向外部輸出的功能和測試時(shí)切換至來自存儲器直接輸出總線44的信號再將這些信號向外部輸出的功能。
緩沖電路20和22具有提高各輸入信號的增益和對波形整形的功能。在本實(shí)施例中，將2級放大器串聯(lián)連接。
其次，說明表現(xiàn)本發(fā)明的特征的存儲器輸入輸出部24。存儲器輸入輸出部48如圖1所示，包含帶測試功能的輸入輸出選擇部52、時(shí)序調(diào)整部54、鎖存部56和輸出緩沖部58。帶測試功能的輸入輸出選擇部52具有以供給的測試時(shí)鐘信號TCLK 34的上升沿的時(shí)刻為基準(zhǔn)，相對測定存儲器12的各輸出節(jié)點(diǎn)和外部輸出引腳之間的延遲量的功能。作為輸入信號，向帶測試功能的輸入輸出選擇部52供給表示測試模式的TEST信號60、0～k的DI信號、時(shí)鐘信號CLK 62、0～i的COM信號、0～m的ADD信號和測試時(shí)鐘信號TCLK 34。這里，因DI信號是0～k的信號，故用符號DI<k:0>表示，因COM信號是0～i的信號，故用符號COM<i:0>，ADD信號是0～m的信號，故用符號ADD<m:0>。
此外，作為輸出信號，帶測試功能的輸入輸出選擇部52向外部信號切換電路18輸出輸出信號TOUT 46、0～k的DO信號和0～k的TDO信號。帶測試功能的輸入輸出選擇部52的更具體的構(gòu)成將在后面參照圖3進(jìn)行說明。
時(shí)序調(diào)整部54具有對從帶測試功能的輸入輸出選擇部52供給的輸入信號DI<k:0>、COM<i:0>、ADD<m:0>和時(shí)鐘信號CLK 62分別調(diào)整時(shí)序的功能。時(shí)序調(diào)整部54對這些輸入信號分別設(shè)置各一組緩沖器和延遲元件。緩沖器具有對供給的輸入信號放大振幅和波形整形的功能，將波形整形后的信號輸出給延遲元件。延遲元件具有調(diào)整供給的信號和其他信號的輸出時(shí)序使其一致的功能。
只是，在延遲元件中，與時(shí)鐘信號CLK 62對應(yīng)的延遲元件64將從緩沖器供給的信號作為3個(gè)時(shí)鐘信號66、68和70輸出。3個(gè)時(shí)鐘信號66、68和70分別是向輸出緩沖部58供給的時(shí)鐘信號OUT_CLK、向存儲器控制部50供給的時(shí)鐘信號CLK和向鎖存部56供給的時(shí)鐘信號INP_CLK。時(shí)序調(diào)整部54將延遲元件64之外的輸出供給鎖存部。
鎖存部56具有與時(shí)鐘信號的輸入時(shí)序?qū)?yīng)取入供給的輸入信號、將其暫時(shí)保持并輸出的功能。鎖存部56使用多個(gè)觸發(fā)器電路。各觸發(fā)器電路從輸入端子D取入供給的輸入信號DI<k:0>、COM<i:0>、ADD<m:0>，從輸出端子Q輸出。向各觸發(fā)器電路供給時(shí)鐘信號INP_CLK70，例如，在上升沿的時(shí)刻進(jìn)行取入和輸出。鎖存部56向存儲器控制部50輸出輸入信號DI<k:0>、COM<i:0>、ADD<m:0>。
輸出緩沖部58具有對供給的輸出信號進(jìn)行放大和波形整形的功能。輸出緩沖部58配設(shè)k+1個(gè)緩沖電路，用輸出信號DO<k:0>來表示。各緩沖電路與時(shí)鐘信號OUT_CLK 66對應(yīng)工作。輸出緩沖部58將輸出信號DO<k:0>輸出給帶測試功能的輸入輸出選擇部52。
帶測試功能的輸入輸出選擇部52如圖3所示，具有作為輸入側(cè)與輸入信號的種類輸入信號DI<k:0>、時(shí)鐘信號CLK、COM<i:0>和ADD<m:0>、即與信號數(shù)對應(yīng)的觸發(fā)器電路72和與(AND)電路74的組，還有一個(gè)緩沖電路76。
觸發(fā)器電路72基本上從輸入端子D取入輸入信號，從輸出端子Q向與電路74的一端側(cè)輸出輸出信號78。向觸發(fā)器電路72供給時(shí)鐘信號TCLK 34。觸發(fā)器電路72利用時(shí)鐘信號TCLK 34取入供給的輸入信號并輸出。向與電路74的另一端側(cè)供給前級與電路的輸出信號80。與電路74連接成向其一端側(cè)供給觸發(fā)器電路72的輸出，向另一端側(cè)供給前級與電路74的輸出。只是，與初級對應(yīng)的與電路74的一端側(cè)與觸發(fā)器電路72的輸出端子連接，另一端74a側(cè)上拉到H電平。此外，最后級的組的與電路74向緩沖電路76輸出輸出信號80a。緩沖電路76輸出輸出信號TOUT 46。這樣連接的與電路74進(jìn)行觸發(fā)器電路72的輸出76和對所有的輸入信號將觸發(fā)器電路的輸出依次連接起來的信號78的與運(yùn)算。與電路74經(jīng)緩沖電路76輸出輸出信號TOUT46。
此外，數(shù)據(jù)的輸出側(cè)基本上分別與輸出信號對應(yīng)設(shè)置由觸發(fā)器電路72和開關(guān)82的組，該組根據(jù)輸出信號DO<k:0>設(shè)置了k+1個(gè)。觸發(fā)器電路72利用時(shí)鐘信號CLK 34從輸入端子D取入來自輸出緩沖部58的輸出信號，根據(jù)時(shí)鐘信號34從輸出端子Q向開關(guān)SW 82輸出輸出信號TDO 84。
開關(guān)SW 82例如使用傳輸門，具有與是否為測試模式的狀態(tài)對應(yīng)輸出信號TDO 84的功能。向開關(guān)SW 82供給來自輸出緩沖部58的輸出信號和觸發(fā)器電路72的輸出信號84。開關(guān)SW 82根據(jù)表示是否為測試模式的狀態(tài)的測試信號TEST 60的電平，選擇是否將輸出緩沖部58的輸出或觸發(fā)器電路72的輸出84與信號TDO連接。測試信號TEST60可以在存儲器內(nèi)部生成，也可以在存儲器外部生成。
其次，說明帶測試功能的輸入輸出選擇部52的工作。作為一例帶測試功能的輸入輸出選擇部52的工作，示出測定時(shí)鐘信號CLK 62相對時(shí)鐘信號TCLK 34的相移及其跟蹤性能的情況。在后面的關(guān)于時(shí)序的說明中，包含所有的存儲器測試模式，示出不經(jīng)過邏輯電路部16而使外部輸入輸出引腳和存儲器12的各輸入輸出連接時(shí)未圖示的外部輸入輸出引腳的時(shí)序。
這里，時(shí)鐘信號CLK 62之外的輸入、即從外部分別對圖4(c)～(e)的DI<k:0>、COM<i:0>和ADD<m:0>施加“H”電平。在該設(shè)定中，如圖4所示，向供給時(shí)鐘信號CLK 62的圖3的觸發(fā)器電路72供給時(shí)鐘信號TCLK 34，在時(shí)鐘信號TCLK 34的上升沿時(shí)刻取入，并向與電路74的一端側(cè)輸出時(shí)鐘信號CLK 62。利用上述條件設(shè)定，向與電路74的另一端側(cè)供給“H”電平。
與時(shí)鐘信號CLK 62的相移對應(yīng)，使時(shí)鐘信號CLK的上升沿時(shí)間變化，同時(shí)，監(jiān)視輸出信號TOUT 46。首先，在處理時(shí)鐘信號CLK 62的觸發(fā)器電路72中，當(dāng)圖4(b)所示的時(shí)鐘信號CLK 62的上升沿時(shí)刻相對圖4(a)所示的時(shí)鐘信號TCLK 34的上升沿時(shí)刻足夠早時(shí)，該觸發(fā)器電路72取入鐘信號CLK 62的“H”電平，與鐘信號TCLK的上升同步輸出“H”電平。因此，若在外部引腳處觀測輸出信號TOUT，則與時(shí)鐘信號TCLK的上升同步，將輸出信號TOUT作為“H”電平輸出。
其次，即使圖4(b)所示的時(shí)鐘信號CLK 62的上升沿時(shí)刻接近時(shí)鐘信號TCLK的上升沿時(shí)刻，輸出信號TOUT也輸出“H”電平。進(jìn)而，當(dāng)時(shí)鐘信號CLK 62的上升沿時(shí)刻超過時(shí)鐘信號TCLK的上升沿時(shí)刻而滯后時(shí)，處理時(shí)鐘信號CLK 62的觸發(fā)器電路72不能取入時(shí)鐘信號CLK 62的“H”電平。結(jié)果，觸發(fā)器電路72保持圖4(f)的虛線所示的“L”電平的狀態(tài)。因此，若在外部引腳觀測輸出信號TOUT 46，即使時(shí)鐘信號TCLK 34有上升，輸出信號TOUT 46的狀態(tài)也保持“L”電平不變。通過測定與時(shí)鐘信號TCLK 34的上升同步的輸出信號TOUT不輸出“H”電平時(shí)、時(shí)鐘信號TCLK 34和時(shí)鐘信號CLK 62的時(shí)間差tCKSKEW(86)，可以利用存儲器輸入輸出部48中的帶測試功能的輸入輸出選擇部52求出時(shí)鐘信號CLK 62相對時(shí)鐘信號TCLK 34的相移。
其次，示出測定帶測試功能的輸入輸出選擇部52的輸入信號ADD相對時(shí)鐘信號TCLK 34的相移及其跟蹤性能的情況。這時(shí)也和前述的時(shí)鐘信號CLK 62時(shí)的情況一樣，要測定相移的被測定信號ADD<0>之外的信號、即圖5(b)～(d)和(f)所示的時(shí)鐘信號CLK、輸入信號DI<k:0>、COM<i:0>和ADD<m:1>分別固定在“H”電平。在帶測試功能的輸入輸出選擇部52中，處理圖3的輸入信號ADD<0>的觸發(fā)器電路72取入對時(shí)鐘信號TCLK 34的上升沿時(shí)刻的輸入信號ADD<0>，并輸出。這時(shí)，輸入該觸發(fā)器電路72的輸入信號ADD<0>使上升沿時(shí)刻變化后再供給。觸發(fā)器電路72輸出和時(shí)鐘信號TCLK 34的上升同步的輸出信號。結(jié)果，可以監(jiān)視對輸入信號ADD<0>的輸出信號TOUT46。而且，通過測定與時(shí)鐘信號TCLK 34的上升同步的輸出信號TOUT不輸出“H”電平時(shí)、時(shí)鐘信號TCLK和輸入信號ADD<0>的時(shí)間差tADSKEW88，可以求出帶測試功能的輸入輸出選擇部52中的輸入信號ADD<0>相對時(shí)鐘信號TCLK的相移。
這樣一來，可以以時(shí)鐘信號TCLK 34的上升沿時(shí)刻為基準(zhǔn)，對所有的輸入信號相對測定帶測試功能的輸入輸出選擇部52中的各信號相對時(shí)鐘信號TCLK的相移、即存儲器的各輸入節(jié)點(diǎn)和外部輸入引腳之間的延遲量，通過利用該測定值進(jìn)行修正，可以正確地求出存儲器輸入輸出部48的各輸入輸出信號的建立/保持時(shí)間、即存儲器12的建立/保持時(shí)間。利用測定值的修正是指將以時(shí)鐘信號TCLK為基準(zhǔn)求出的各輸入信號的相移變換成以時(shí)鐘信號CLK 62為基準(zhǔn)的各輸入信號的相移。例如，若是信號ADD<0>，該修正是指使從時(shí)間差tADSKEW 88減去時(shí)間差tCKSKEW 86的值變成存儲器輸入輸出部48中的信號ADD<0>相對時(shí)鐘信號CLK 62的相移，使利用不用時(shí)鐘信號TCLK的通常工作測定的建立/保持時(shí)間減去或加上存儲器輸入輸出部48中的各輸入信號相對該時(shí)鐘信號CLK 62的相移。
其次，示出帶測試功能的輸入輸出選擇部52中的輸出信號DO相對時(shí)鐘信號TCLK 34的滯后的測定。未圖示的作為輸入信號的命令COM<i:0>和地址ADD<m:0>分別與圖6(a)所示的時(shí)鐘信號CLK 62同步，設(shè)定輸入并從所要的地址讀出所要的數(shù)據(jù)的狀態(tài)。
在本實(shí)施例中，使圖6(b)所示的時(shí)鐘信號TCLK 34的上升沿時(shí)刻相對時(shí)鐘信號CLK 34的上升沿時(shí)刻變化。測定是將與該變化對應(yīng)輸出的輸出信號TDO<k:0>作為輸出信號OUT<k:0>來監(jiān)視。在進(jìn)行該測定時(shí)，圖3所示的開關(guān)SW 82連接成供給來自存儲器12的輸出信號DO和來自輸出側(cè)的觸發(fā)器電路72的輸出信號84。開關(guān)82與測試信號TEST 60的供給對應(yīng)輸出上述某一個(gè)信號。
首先，接收圖6(a)的時(shí)鐘信號CLK 62的上升，在比從輸出緩沖部58輸出的信號DO確定的時(shí)刻足夠遲的時(shí)刻t0圖6(b)的時(shí)鐘信號TCLK 34上升，將在圖6(c)、(d)和(e)中分別由斜線輸出的已確定的輸出數(shù)據(jù)DO<k:0>取入輸出側(cè)的觸發(fā)器電路72。觸發(fā)器電路72與時(shí)鐘信號TCLK 34的上升同步，從觸發(fā)器電路72輸出和已確定的輸出數(shù)據(jù)為同一邏輯的數(shù)據(jù)。
這里，當(dāng)已確定的輸出數(shù)據(jù)是“H”電平時(shí)，在未圖示的外部引腳上，與時(shí)鐘信號TCLK 34的上升同步，像圖6(f)和(h)那樣，輸出除圖6(f)所示的輸出信號TDO<1>之外的輸出信號TDO<k:0>，觀測或測定和已確定的輸出數(shù)據(jù)為同一邏輯的“H”電平。與上升沿時(shí)刻t0的時(shí)鐘信號TCLK的上升同步，在外部引腳觀測是否沒有輸出已確定的輸出信號(數(shù)據(jù))的“H”電平。這時(shí)，可以測定與相位和時(shí)鐘信號CLK 62錯(cuò)開的時(shí)鐘信號TCLK 34的時(shí)間差tDDL_1 90。
其次，使時(shí)鐘信號TCLK 34的上升沿時(shí)刻和時(shí)鐘信號CLK 62的上升沿時(shí)刻靠近。具體地說，觸發(fā)器電路72在時(shí)鐘信號TCLK 34的上升沿時(shí)刻取入比剛才的上升沿時(shí)刻t0提前上升沿時(shí)間供給的圖6(c)、(d)和(e)所示的輸出數(shù)據(jù)DO<k:0>。這時(shí)，觸發(fā)器電路72將圖6(c)的輸出信號DO<0>作為已確定的數(shù)據(jù)取入，取入的不是“H”電平。結(jié)果，輸出信號TDO<k:0>，不僅是與圖6(f)對應(yīng)的圖6(j)的輸出信號TDO<1>，圖6(i)的輸出信號TDO<0>也不輸出“H”電平，得到圖6(k)所示的輸出信號TDO<k>。因此，當(dāng)在外部引腳觀測時(shí)，即使想在時(shí)鐘信號CLK 62上升時(shí)取入，也得不到輸出信號TDO<1:0>是“H”電平的數(shù)據(jù)。
這里，在外部引腳觀測與上升沿時(shí)刻t1的時(shí)鐘信號TCLK 34的上升同步確定的輸出信號(數(shù)據(jù))是否不能輸出“H”電平。和剛才的情況同樣，可以測定時(shí)鐘信號CLK 62與相位錯(cuò)開的時(shí)鐘信號TCLK 34的時(shí)間差tDDL_0 92。
進(jìn)而，將時(shí)鐘信號TCLK 34的上升沿時(shí)刻移動到時(shí)刻t2。這時(shí)，如圖6(1)、(m)和(n)所示，輸出信號TDO<k:0>不全部輸出“H”電平。這時(shí)，可以對輸出信號TDO<k>測定其時(shí)鐘信號CLK 62與相位錯(cuò)開的時(shí)鐘信號TCLK 34的時(shí)間差tDDL_k 94。
這樣一來，可以以時(shí)鐘信號TCLK 34的上升沿時(shí)刻為基準(zhǔn)，相對測定存儲器輸入輸出部48的帶測試功能的輸入輸出選擇部52中的輸出信號相對時(shí)鐘信號TCLK 34的滯后、即存儲器的各輸出節(jié)點(diǎn)和外部輸出引腳之間的延遲量，通過利用該測定值進(jìn)行修正，可以正確地算出存儲器輸入輸出部48的各輸出信號的存取時(shí)間、即存儲器12的存取時(shí)間。使用測定值的修正是指由于在測定建立/保持時(shí)間校正時(shí)，從外部輸入引腳輸入的時(shí)鐘信號和存儲器輸入輸出部48中的時(shí)鐘信號CLK 62的延遲量是以時(shí)鐘信號TCLK為基準(zhǔn)作為時(shí)間差tCKSKEW求出的，所以，要從這次測定的時(shí)間差tDDL_0～tDDL_k中分別減去或加上時(shí)間差tCKSKEW。
利用存儲器測試模式切換輸出信號，使其能在外部引腳上進(jìn)行監(jiān)視，使時(shí)鐘信號CLK 62或測試用時(shí)鐘信號TCLK 34的上升沿時(shí)刻變化，測定觸發(fā)器電路的輸出，由此，可以相對測定輸入信號和輸出信號的相位在存儲器的各輸入輸出節(jié)點(diǎn)上分別相對時(shí)鐘信號TCLK 34偏移的程度，即存儲器12的各輸入輸出節(jié)點(diǎn)和外部輸入輸出引腳之間的延遲量。結(jié)果，可以正確算出存儲器12本身的建立/保持時(shí)間和存取時(shí)間。
其次，說明使用了本發(fā)明的半導(dǎo)體裝置的混載LSI 10中的另一實(shí)施例。本實(shí)施例對共同的構(gòu)成要素添加和先前的實(shí)施例相同的參照符號，為了避免重復(fù)繁瑣的說明而省略其說明。
這里，本實(shí)施例與先前的實(shí)施例的主要差別在于不另外設(shè)置對帶測試功能的輸入輸出選擇部52配設(shè)的測定用的觸發(fā)器電路，而使現(xiàn)有的向存儲器12取入各輸入信號的鎖存部56的觸發(fā)器電路增加切換取入時(shí)鐘信號和輸入數(shù)據(jù)的功能，且和測定存儲器輸入部48的時(shí)鐘信號TCLK 34和各輸入信號的相移的功能并用。
為了實(shí)現(xiàn)該功能，時(shí)序調(diào)整部54如圖7所示，除了時(shí)鐘信號CLK 62，還向緩沖電路供給輸入信號DI<k:0>、COM<i:0>和ADD<m:1>，同時(shí)，增加繞過時(shí)序調(diào)整部54的信號線54a，向鎖存部56供給輸入信號DI<k:0>、COM<i:0>和ADD<m:1>。
如上所述，鎖存部56作為帶測試功能的輸入輸出選擇部52的構(gòu)成要素使用。鎖存部56和帶測試功能的輸入輸出選擇部52配設(shè)增加了新的功能的觸發(fā)器電路100。作為控制，向觸發(fā)器電路100供給測試信號TEST 60、時(shí)鐘信號TCLK 34、時(shí)鐘信號INP_CLK 70。此外，觸發(fā)器電路100在輸入側(cè)分別向輸入端子D和TD輸入時(shí)序調(diào)整后的輸入信號和未經(jīng)時(shí)序調(diào)整的輸入信號，在輸出側(cè)分別從輸出端子Q和TQ向存儲器控制部50和與電路的一端側(cè)輸出信號。向與電路74的另一端供給前級與電路的輸出。與電路74被連接成對另一端側(cè)供給來自與電路的輸出。該與電路74與圖3的與電路74對應(yīng)。
此外，為了使配設(shè)在帶測試功能的輸入輸出選擇部52的輸出側(cè)的觸發(fā)器電路100和先前的實(shí)施例的觸發(fā)器電路一樣工作，將輸入端子D和供給時(shí)鐘信號INP_CLK 70的端子上拉至電源電壓(VDD)。
其次，圖8示出輸入側(cè)使用的觸發(fā)器電路100的構(gòu)成例子。觸發(fā)器電路100包含傳輸門102～112、反相器114～128和與非電路(NAND)130。說明觸發(fā)器電路100的連接。傳輸門102向反相端子供給測試信號TEST 60。向傳輸門102的同相端子和傳輸門104的反相端子供給反相測試信號INV_TEST 132。反相測試信號INV_TEST 132將向反相器114供給的測試信號TEST 60反相后生成。向輸入端子D供給輸入信號(數(shù)據(jù))。
向傳輸門104的同相端子和傳輸門106的反相端子供給測試信號TEST 60。向除傳輸門104的輸入端子TD供給未經(jīng)調(diào)整的輸入信號。此外，向傳輸門106的同相端子和傳輸門108的反相端子供給反相測試信號INV_TEST 132。傳輸門106的輸入端子與時(shí)鐘端子對應(yīng)，對其供給時(shí)鐘信號INP_CLK 70。向傳輸門108的同相端子供給測試信號TEST60。傳輸門108的輸入端子與時(shí)鐘端子對應(yīng)，向其供給時(shí)鐘信號TCLK34。
傳輸門102和104的輸出端子及傳輸門110的輸入端子共同連接。將該連接稱作與內(nèi)部節(jié)點(diǎn)D-I連接。此外，傳輸門102和104的輸出端子與傳輸門110的反相端子和傳輸門112的同相端子及反相器116的輸入端子共同連接。將該連接稱作與內(nèi)部節(jié)點(diǎn)CLK_I連接。反相器116使其輸出與傳輸門110的同相端子和傳輸門112的反相端子連接。在傳輸門110的輸出端子和傳輸門112的輸入端子之間配設(shè)反相器118，反相器118的輸出經(jīng)反相器120與反相器118的輸入連接。
傳輸門112的輸出向反相器122供給，反相器122的輸出向反相器124和126供給。反相器124使其輸出反饋連接到反相器122的輸入端子。反相器126與反相器128和與非電路130的一端側(cè)連接。反相器128從輸出端子Q輸出輸出信號(數(shù)據(jù))。與非電路130向另一端側(cè)供給測試信號TEST 60，與非運(yùn)算的結(jié)果作為輸出信號(數(shù)據(jù))，從輸出端子TQ輸出。
這些傳輸門102、104、106和108由測試信號TEST 60和反相測試信號INV_TEST 132控制，根據(jù)測試信號的狀態(tài)選擇輸入的數(shù)據(jù)和取入的時(shí)鐘信號。此外，從輸出端子TQ的輸出根據(jù)測試信號的狀態(tài)，將與非電路130的輸出固定在“H”電平。
簡單說明該觸發(fā)器電路100的工作。通常工作時(shí)，測試信號TEST 60是“L”電平，這時(shí)，圖8的傳輸門102和106處于導(dǎo)通狀態(tài)。因此，分別通過時(shí)序調(diào)整部54的緩沖器和延遲元件的輸入信號(數(shù)據(jù))利用時(shí)鐘信號INP_CLK 70取入觸發(fā)器電路100。
另一方面，在存儲器輸入輸出部48中的時(shí)鐘信號TCLK 34和輸入信號各自的相移測定時(shí)，測試信號TEST 60是“H”電平，這時(shí)，圖8的傳輸門104和108處于導(dǎo)通狀態(tài)。對存儲器12的輸入信號不通過時(shí)序調(diào)整部54的緩沖器和延遲元件而輸入觸發(fā)器電路100，通過時(shí)鐘信號TCLK 34取入。存儲器輸入輸出部48中的時(shí)鐘信號TCLK 34和輸入信號各自的相移測定和先前的實(shí)施例一樣。
這樣，不設(shè)置配設(shè)在帶測試功能的輸入輸出選擇部52的相移測定用的輸入側(cè)的觸發(fā)器電路，而設(shè)置增加了作為新功能的切換功能的觸發(fā)器電路100，該切換功能包括取入到過去用來將各輸入信號取入存儲器的觸發(fā)器電路72的時(shí)鐘信號的切換功能和輸入信號的切換功能，通過將存儲器12的輸入信號的取入和存儲器輸入輸出部48中的時(shí)鐘信號TCLK 34和輸入信號各自的相移的測定這2種功能并用，可以控制芯片尺寸的增加，而且可以得到和先前的實(shí)施例同樣的效果。
通過像以上那樣構(gòu)成，形成測試用的輸入輸出路徑，并在存儲器12具有的存儲器輸入輸出部48中設(shè)置帶測試功能的輸入輸出選擇部52，使用在測試模式下直接供給的時(shí)鐘信號TCLK 34，有選擇地取入1個(gè)分別與輸入信號DI<k:0>、COM<i:0>和ADD<m:0>及輸出信號DO<k:0>對應(yīng)的信號，并輸出該取入的信號，一邊在未圖示的外部引腳上監(jiān)視該輸出，一邊使時(shí)鐘信號CLK 62或輸入信號DI<k:0>、COM<i:0>、ADD<m:1>的上升沿時(shí)刻變化，對時(shí)鐘信號TCLK 34相對測定表示存儲器12的剛剛輸入之前和剛剛輸出之后的位置產(chǎn)生了多少延遲、相移的延遲量，結(jié)果，通過修正，使由不使用時(shí)鐘信號TCLK的測定得到的測定時(shí)間減去使用時(shí)鐘信號TCLK得到的測定值，可以正確算出存儲器12的信號特性，例如存儲器12本身的建立/保持時(shí)間和存取時(shí)間。
帶測試功能的輸入輸出選擇部52，作為輸入側(cè)的處理，將觸發(fā)器電路72和與電路74作為一組，分別對輸入信號進(jìn)行設(shè)置，觸發(fā)器電路72取入按照時(shí)鐘信號TCLK 34的電平變化的時(shí)序供給的輸入信號CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>，將該取入的輸入信號CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>中的1個(gè)向2輸入的與電路74的一端側(cè)供給，使與電路74的輸出和下一組具有的與電路74的另一端側(cè)連接，串聯(lián)連接起來，其中，將最初的組中來自觸發(fā)器電路72的輸出向一端側(cè)供給，對另一端側(cè)施加使邏輯電平為高的信號，并對這些輸入進(jìn)行與運(yùn)算，向后面的與電路74的另一端側(cè)輸入從前一組與電路輸出的信號，進(jìn)而，使最后一組中與電路74輸出的信號與緩沖器76連接，對其進(jìn)行放大再輸出。此外，在帶測試功能的輸入輸出選擇部52中，作為輸出側(cè)的處理，觸發(fā)器電路72將觸發(fā)器電路72和開關(guān)SW82作為一組，對各輸出信號分別設(shè)置各個(gè)組，觸發(fā)器電路72取入按照時(shí)鐘信號TCLK 34的電平變化的時(shí)序供給的1個(gè)輸出信號，輸出取入的輸出信號，利用開關(guān)SW 82，與測試信號TEST 60的輸入對應(yīng)，選擇由緩沖器58供給的1個(gè)輸出信號或觸發(fā)器電路72的輸出，再輸出，由此，可以通過存儲器12的剛輸入之前和剛輸出之后的滯后程度知道是否產(chǎn)生了相移的信息。
此外，帶測試功能的輸入輸出選擇部52配設(shè)在時(shí)序調(diào)整電路54的前級，能夠容易得到表示伴隨對各輸入信號CLK 62、DI<k:0>、COM<i:0>和ADD<m:1>的延遲的相對偏移的測定值。
進(jìn)而，帶測試功能的輸入輸出選擇部52，作為輸入側(cè)的處理，對各輸入信號，使設(shè)在時(shí)序調(diào)整部54的后級的鎖存部56增加新的功能，將鎖存電路56的觸發(fā)器電路100和與電路74作為一組，分別對各輸入信號進(jìn)行設(shè)置，可以發(fā)揮和先前的實(shí)施例相同的功能。
這里，鎖存部56的觸發(fā)器電路100在具有新的功能的基礎(chǔ)上，分別輸入從時(shí)序調(diào)整部54輸出的對1個(gè)輸入信號進(jìn)行了時(shí)序調(diào)整的輸入信號CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>、繞過時(shí)序調(diào)整部54的輸入信號CLK 62、DI<k:0>、COM<i:0>和ADD<m:0>、通常工作模式下使用的時(shí)鐘信號CLK 62、時(shí)鐘信號TCLK 34和測試信號60，利用測試信號60的輸入，與任何一個(gè)模式對應(yīng)，使用時(shí)鐘信號CLK 62和時(shí)鐘信號TCLK 34中的一個(gè)，取入按照該使用的時(shí)鐘信號的電平變化的時(shí)序供給的1個(gè)輸入信號，向與模式對應(yīng)的輸出目的地輸出該取入的輸入信號。觸發(fā)器電路100向2輸入與電路74的一端側(cè)輸出存儲器測試模式下的輸出目的地。將前一組的與電路74輸出的信號連接到2輸入與電路74的另一端側(cè)，所以，與電路74串聯(lián)連接在一起。在串聯(lián)連接的與電路74中，最初的組和最后的組的連接和前述的完全相同，實(shí)現(xiàn)輸出側(cè)的處理的構(gòu)成在使用觸發(fā)器電路100和開關(guān)SW 82這一點(diǎn)上是相同的。
這樣，在鎖存部56中使用觸發(fā)器電路100，使觸發(fā)器電路100增加取入的時(shí)鐘信號的切換功能和輸入信號的切換功能的新功能，通過將向存儲器12取入輸入信號和測定存儲器輸入輸出部48的時(shí)鐘信號TCLK 34和輸入信號各自的相移這樣2個(gè)功能并用，可以控制芯片尺寸的增加，而且可以得到和先前的實(shí)施例同樣的效果。
權(quán)利要求
1.一種半導(dǎo)體裝置，混合搭載了多個(gè)實(shí)現(xiàn)一方面功能和與該一方面功能不同的另一方面功能的單元，實(shí)現(xiàn)上述另一方面功能的單元配設(shè)在實(shí)現(xiàn)一方面功能的單元的前級，其特征在于該裝置中，將從外部向該裝置輸入的信號和從該裝置向外部輸出的信號分別輸入和輸出，除了與該輸入和輸出對應(yīng)實(shí)現(xiàn)各功能的通常模式之外，還具有對該裝置中的上述輸入信號和輸出信號測定信號的特性的測試模式，形成在上述通常模式下分別流過上述輸入信號和輸出信號的通常的輸入輸出路徑、以及在上述測試模式下繞過上述通常的輸入輸出路徑而分別使上述輸入信號和輸出信號直接流過實(shí)現(xiàn)上述一方面功能的單元的測試用輸入輸出路徑，包含切換單元，分別將上述輸入信號和輸出信號切換到上述通常的輸入輸出路徑和上述測試用輸入輸出路徑，實(shí)現(xiàn)上述一方面功能的單元包含輸入輸出單元，分別輸入輸出流過上述通常和上述測試用的輸入輸出路徑的上述輸入信號和輸出信號，該輸入輸出單元包含輸入輸出選擇單元，使用在上述測試模式下直接供給的測試用時(shí)鐘信號，有選擇地取入分別與上述輸入信號和輸出信號對應(yīng)的信號，輸出該取入的信號。
2.權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于上述輸入輸出選擇單元作為輸入側(cè)的處理，將取入按照上述測試用時(shí)鐘信號的電平變化的時(shí)序供給的一個(gè)輸入信號并將該取入的輸入信號輸出的信息保持單元、以及對2個(gè)輸入進(jìn)行與運(yùn)算并輸出的與電路單元作為一組，分別對輸入信號設(shè)置各個(gè)組，該與電路單元的輸出連接到下一組所具有的上述與電路單元的另一端側(cè)，成為串聯(lián)連接，該與電路單元將最初的組中來自上述信息保持單元的輸出作為1個(gè)信息向一端側(cè)供給，對另一端側(cè)施加使邏輯電平為高的信號，對這些輸入進(jìn)行與運(yùn)算，向后面的與電路單元的另一端側(cè)輸入前一組中上述與電路單元的輸出，進(jìn)而，使最后的組中上述與電路單元連接到放大輸出的信號的放大單元上，作為輸出側(cè)的處理，將取入按照上述測試用時(shí)鐘信號的電平變化的時(shí)序供給的一個(gè)輸出信號并將取入的輸出信號輸出的信息保持單元、以及與表示上述測試模式的模式信號的輸入對應(yīng)選擇上述供給的1個(gè)輸出信號和來自上述信息保持單元的輸出的信號選擇單元作為一組，分別對輸出信號設(shè)置各個(gè)組。
3.權(quán)利要求1或2記載的半導(dǎo)體裝置，其特征在于上述輸入輸出選擇單元配設(shè)在對上述各輸入信號進(jìn)行時(shí)序調(diào)整的時(shí)序調(diào)整單元的前級。
4.權(quán)利要求1記載的半導(dǎo)體裝置，其特征在于上述輸入輸出選擇單元作為輸入側(cè)的處理，對設(shè)在對上述各輸入信號進(jìn)行時(shí)序調(diào)整的時(shí)序調(diào)整單元的后級的鎖存單元增加新的功能，該鎖存單元在具有上述新的功能的基礎(chǔ)上，將信息保持單元和對2個(gè)輸入進(jìn)行與運(yùn)算并輸出的與電路單元作為一組，對各輸入信號設(shè)置各個(gè)組，將該與電路單元的輸出連接到下一組所具有上述與電路單元的另一端側(cè)，串聯(lián)連接起來，上述信息保持單元分別輸入從上述時(shí)序調(diào)整單元輸出的對1個(gè)輸入信號進(jìn)行了上述時(shí)序調(diào)整的輸入信號、繞過該時(shí)序調(diào)整單元的輸入信號、在上述通常模式下使用的通常用時(shí)鐘信號、上述測試用時(shí)鐘信號和表示上述測試模式的模式信號，利用上述模式信號的輸入與上述通常模式和上述測試模式中的任何一個(gè)模式對應(yīng)，使用上述通常用時(shí)鐘信號和上述測試用時(shí)鐘信號中的一個(gè)，取入按照該使用的時(shí)鐘信號的電平變化的時(shí)序供給的1個(gè)輸入信號，向與模式對應(yīng)的輸出目的地輸出該取入的輸入信號，該與電路單元將1個(gè)信息供給到最初的組中來自上述信息保持單元的上述測試模式下的目的地即一端側(cè)，對另一端側(cè)施加使邏輯電平為高的信號，對這些輸入進(jìn)行與運(yùn)算，向后面的與電路單元的另一端側(cè)輸入前一組中上述與電路單元的輸出，進(jìn)而，使最后的組中上述與電路單元連接到放大輸出的信號的放大單元上，作為輸出側(cè)的處理，將取入按照上述測試用時(shí)鐘信號的電平變化的時(shí)序供給的一個(gè)輸出信號并將該取入的輸出信號輸出的信息保持單元、以及與上述表示測試模式的模式信號的輸入對應(yīng)選擇上述供給的一個(gè)輸出信號和來自上述信息保持單元的輸出的信號選擇單元作為一組，對各輸出信號設(shè)置各個(gè)組。
全文摘要
本發(fā)明提供一種能測定無延遲量的正確的時(shí)間的半導(dǎo)體裝置。存儲器、邏輯電路混載LSI(10)形成測試用的輸入輸出路徑，在存儲器(12)具有的存儲器輸入輸出部(48)中設(shè)置帶測試功能的輸入輸出選擇部(52)，使用在測試模式下直接供給的時(shí)鐘信號TCLK(34)，有選擇地取入一個(gè)與輸入信號DI<k∶0>、COM<i∶0>、ADD<m∶0>和輸出信號DO<k∶0>分別對應(yīng)的信號，輸出該取入的信號，一邊在未圖示的外部引腳監(jiān)視該輸出，一邊使時(shí)鐘信號CLK(62)或輸入信號DI<k∶0>、COM<i∶0>和ADD<m∶1>的上升沿時(shí)刻變化，對時(shí)鐘信號TCLK(34)相對地測定表示在存儲器(12)的剛剛輸入之前和剛剛輸出之后的位置產(chǎn)生了多少延遲、相移的延遲量。
文檔編號G01R31/28GK1793998SQ20051010648
公開日2006年6月28日 申請日期2005年9月30日 優(yōu)先權(quán)日2004年12月21日
發(fā)明者水橋比呂志, 山本豐朗 申請人:沖電氣工業(yè)株式會社