專利名稱：Cmos電路的閂鎖效應(yīng)測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種測(cè)試方法，尤其是指一種用于CMOS電路的閂鎖效應(yīng)測(cè)試方法。
背景技術(shù)：
目前，CMOS集成電路出廠前大都需進(jìn)行抗閂鎖能力的測(cè)試，以判斷閂鎖對(duì)集成電路產(chǎn)生的影響。測(cè)試CMOS集成電路抗閂鎖能力的標(biāo)準(zhǔn)主要是JEDEC78，目前國(guó)外已有根據(jù)該標(biāo)準(zhǔn)而設(shè)計(jì)制造的儀器設(shè)備，用于測(cè)試CMOS集成電路的抗閂鎖能力。JEDEC78規(guī)定的完整的CMOS集成電路抗閂鎖能力的測(cè)試流程圖請(qǐng)參閱圖1所示。其中，ATE測(cè)試是指自動(dòng)測(cè)試設(shè)備(Auto TestEquipment)測(cè)試，能夠測(cè)試待測(cè)器件的功能及參數(shù)。ATE測(cè)試在真正的抗閂鎖能力測(cè)試前后分別進(jìn)行一次，以保證抗閂鎖能力測(cè)試的準(zhǔn)確性，在抗閂鎖能力測(cè)試前進(jìn)行ATE測(cè)試是保證待測(cè)器件是好的，在抗閂鎖能力測(cè)試后進(jìn)行ATE測(cè)試是看抗閂鎖能力測(cè)試是否將待測(cè)器件損壞。真正的抗閂鎖能力測(cè)試主要包括正電流測(cè)試、負(fù)電流測(cè)試和過電壓測(cè)試三部分，各部分測(cè)試并不需要在每次抗閂鎖能力測(cè)試中都進(jìn)行，而是根據(jù)試驗(yàn)項(xiàng)目選擇特定的測(cè)試進(jìn)行。下面詳細(xì)說明正電流測(cè)試、負(fù)電流測(cè)試和過電壓測(cè)試的測(cè)試步驟。
正電流測(cè)試的步驟如下步驟1偏置待測(cè)器件。請(qǐng)參閱圖2所示，所有的輸入引腳，包含處于輸入態(tài)或高阻態(tài)的雙向I/O引腳、未預(yù)置的I/O引腳，都連接到最大邏輯高電平。已預(yù)置的I/O引腳則按照它所定義的狀態(tài)進(jìn)行偏置，即需要連接高電平的引腳連接在高邏輯狀態(tài)下，需要連接低電平的引腳則連接在低邏輯狀態(tài)下。待測(cè)器件保持在一個(gè)穩(wěn)定溫度下。這時(shí)，測(cè)試每一Vsupply引腳的Inom。
步驟2對(duì)待測(cè)引腳施加觸發(fā)源脈沖。脈沖幅度請(qǐng)參照表1，持續(xù)時(shí)間請(qǐng)參照表2，波形如圖3所示。
步驟3移去觸發(fā)源后，使待測(cè)引腳返回施加觸發(fā)源脈沖之前的狀態(tài)，再測(cè)試每一Vsupply引腳的Isupply。若任意一個(gè)Isupply大于或等于表3中所規(guī)定的失效標(biāo)準(zhǔn)，則可判定閂鎖已發(fā)生，則移去待測(cè)器件上所加的電源，停止對(duì)該待測(cè)器件的抗閂鎖能力測(cè)試，換上新的待測(cè)器件，返回步驟1，進(jìn)行新的待測(cè)器件的抗閂鎖能力測(cè)試。
步驟4如果沒有發(fā)生閂鎖，則在經(jīng)過必要的冷卻時(shí)間后，對(duì)所有的測(cè)試引腳重復(fù)重復(fù)步驟2-步驟3。
步驟5所有的輸入引腳，包含處于輸入態(tài)或高阻態(tài)的雙向I/O引腳，未預(yù)置的I/O引腳，都連接到最大邏輯低電平。已預(yù)置的I/O引腳則按照它所定義的狀態(tài)進(jìn)行偏置，即需要連接高電平的引腳連接在高邏輯狀態(tài)下，需要連接低電平的引腳則連接在低邏輯狀態(tài)下，重復(fù)步驟2-步驟4。
表1 抗閂鎖能力測(cè)試條件
表2 抗閂鎖能力測(cè)試中時(shí)間參數(shù)的定義
表3 抗閂鎖能力測(cè)試的失效標(biāo)準(zhǔn)
負(fù)電流測(cè)試的步驟與正電流測(cè)試的步驟相同，其中步驟1在偏置待測(cè)器件時(shí)請(qǐng)參閱圖4所示，步驟2所施加的觸發(fā)源脈沖波形請(qǐng)參閱圖5所示。
過電壓測(cè)試的步驟1至步驟4與正電流測(cè)試的步驟相同，其中步驟1在偏置待測(cè)器件時(shí)請(qǐng)參閱圖6所示，步驟2所施加的觸發(fā)源脈沖波形請(qǐng)參閱圖7所示。步驟5為對(duì)每一個(gè)Vsupply引腳都進(jìn)行步驟1-步驟4，這是因?yàn)閾Q一個(gè)Vsupply后需要將其余Vsupply重新接到要求的電源上。而且，過電壓測(cè)試是針對(duì)每一個(gè)Vsupply引腳進(jìn)行。為了確保能夠得到有效的抗閂鎖能力的參數(shù)，輸入高電平應(yīng)保持在器件規(guī)定的高邏輯范圍內(nèi)(通常在比過電壓測(cè)試大70％)。如果輸入電平不在有效高邏輯范圍內(nèi)，器件的狀態(tài)變化也會(huì)引起Inom的改變，因而可能會(huì)得到無效數(shù)據(jù)。
但是，根據(jù)這種方法測(cè)試CMOS集成電路的抗閂鎖能力，僅僅能得到該CMOS集成電路的觸發(fā)電壓/電流是否通過某一標(biāo)稱值(對(duì)于電流，取100mA或1.5倍電源電流(取其中的大值)；對(duì)于電壓，通常為1.5倍電源電壓)，而不能得到該CMOS集成電路實(shí)際的抗閂鎖能力參數(shù)。CMOS集成電路實(shí)際的抗閂鎖能力參數(shù)是指電路觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流，這些數(shù)值對(duì)電路設(shè)計(jì)者和電路生產(chǎn)廠來說意義重大，可以指導(dǎo)設(shè)計(jì)和生產(chǎn)。而且，該方法所采用的測(cè)試流程和測(cè)試過程中所施加的觸發(fā)源脈沖波形比較復(fù)雜，在實(shí)際使用中不太方便。

發(fā)明內(nèi)容本發(fā)明的主要目的在于提供一種能夠準(zhǔn)確測(cè)試CMOS集成電路抗閂鎖能力的參數(shù)且使用方便的CMOS電路的閂鎖效應(yīng)測(cè)試方法。
本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的一種CMOS電路的閂鎖效應(yīng)測(cè)試方法，可用于測(cè)試CMOS集成電路的觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流抗閂鎖能力參數(shù)，測(cè)試時(shí)首先將待測(cè)器件所有的輸入端連接到地，輸出端懸空，然后按如下步驟進(jìn)行A、對(duì)待測(cè)端進(jìn)行直流電壓掃描測(cè)試，直到待測(cè)端對(duì)地導(dǎo)通，得到待測(cè)端的觸發(fā)電壓Von。
B、對(duì)待測(cè)端進(jìn)行脈沖電流Ipulse測(cè)試，直到出現(xiàn)閂鎖，得到觸發(fā)電流和維持電壓/電流。
C、對(duì)待測(cè)端進(jìn)行脈沖電壓Vpulse測(cè)試，直到出現(xiàn)二次擊穿，得到二次擊穿電壓/電流。
與現(xiàn)有技術(shù)相比，本發(fā)明CMOS電路的閂鎖效應(yīng)測(cè)試方法可得到CMOS集成電路觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流等實(shí)際的抗閂鎖能力參數(shù)，這些參數(shù)對(duì)電路設(shè)計(jì)者和電路生產(chǎn)廠來說意義重大，可以指導(dǎo)設(shè)計(jì)和生產(chǎn)，降低設(shè)計(jì)成本及使用的風(fēng)險(xiǎn)。而且，該方法所采用的測(cè)試流程和測(cè)試過程中所施加的觸發(fā)源脈沖波形比較簡(jiǎn)單，在實(shí)際使用中比較方便。

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說明。
圖1為現(xiàn)在CMOS電路的閂鎖效應(yīng)測(cè)試方法的流程圖。
圖2為正電流測(cè)試電路偏置圖。
圖3為正電流測(cè)試時(shí)正脈沖電流波形。
圖4為負(fù)電流測(cè)試電路偏置圖。
圖5為負(fù)電流測(cè)試時(shí)負(fù)脈沖電流波形。
圖6為過電壓測(cè)試電路偏置圖。
圖7為過電壓測(cè)試時(shí)電壓波形。
圖8為本發(fā)明CMOS電路的閂鎖效應(yīng)測(cè)試方法的流程圖。
圖9為本發(fā)明CMOS電路的閂鎖效應(yīng)測(cè)試方法測(cè)試結(jié)果圖。
具體實(shí)施方式請(qǐng)參閱圖8所示，本發(fā)明CMOS電路的閂鎖效應(yīng)測(cè)試方法，可用于測(cè)試CMOS集成電路的觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流抗閂鎖能力參數(shù)，測(cè)試時(shí)首先將待測(cè)器件所有的輸入端連接到地，輸出端懸空，然后按如下步驟進(jìn)行步驟1首先對(duì)待測(cè)端進(jìn)行直流電壓掃描測(cè)試，直到待測(cè)端對(duì)地導(dǎo)通，得到待測(cè)端的觸發(fā)電壓Von。在具體實(shí)施時(shí)，直流電壓的掃描范圍可以從0V開始，步長(zhǎng)為0.5V，電流限制為50mA。從電源端的IV特性可以看到，在電壓小于某值時(shí)電流很小，電壓達(dá)到某值時(shí)電流突然增大。電流突然增大時(shí)所對(duì)應(yīng)的電壓數(shù)值就是觸發(fā)電壓，請(qǐng)參閱圖9所示，Von即為觸發(fā)電壓。
步驟2對(duì)待測(cè)端進(jìn)行脈沖電流Ipulse測(cè)試，直到出現(xiàn)閂鎖，得到觸發(fā)電流和維持電壓/電流。在具體實(shí)施時(shí)，脈沖電流可以從0mA開始，脈沖寬度50ms，占空比為20％，步長(zhǎng)根據(jù)需要設(shè)置，電壓范圍限制為Von+1V。隨電流的增加電壓也一直增加，當(dāng)電流達(dá)到某值時(shí)電壓突然下降，則說明待測(cè)器件進(jìn)入閂鎖，電壓突然下降時(shí)所對(duì)應(yīng)電流即為觸發(fā)電流，下降后第一個(gè)電壓/電流即為維持電壓/電流，請(qǐng)參閱圖9所示，Vh/Ih即為維持電壓/電流。
步驟3對(duì)待測(cè)端進(jìn)行脈沖電壓Vpulse測(cè)試，直到出現(xiàn)二次擊穿，得到二次擊穿電壓/電流。器件進(jìn)入閂鎖后，若未有一定的限流措施，其電流將迅速增加，直到發(fā)生熱電擊穿，使器件燒毀，發(fā)生熱電擊穿的電流/電壓就叫做二次擊穿電流/電壓。二次擊穿電流是器件能耐受的最大閂鎖電流。在具體實(shí)施時(shí)，脈沖電壓可以從0V開始，脈沖寬度50ms，占空比為20％，步長(zhǎng)根據(jù)需要設(shè)置，電流范圍以不損壞設(shè)備為準(zhǔn)且能夠產(chǎn)生二次擊穿為主，首次測(cè)試時(shí)可設(shè)置較低值，然后根據(jù)需要增加，記錄測(cè)試得到的二次擊穿電壓/電流，請(qǐng)參閱圖9所示，Vt2/It2即為二次擊穿電壓/電流。
下面是使用本發(fā)明CMOS電路的閂鎖效應(yīng)測(cè)試方法進(jìn)行測(cè)試的一個(gè)實(shí)施例。某EPROM電路出現(xiàn)失效，失效現(xiàn)象有三種，分別為存儲(chǔ)單元信號(hào)全部遺失、部分遺失、地址碼的某管腳一直為零。通過失效分析發(fā)現(xiàn)失效樣品的電源端都受到過高電壓脈沖的沖擊，懷疑是閂鎖損傷失效，決定測(cè)試良品的抗閂鎖特性。表4為測(cè)試結(jié)果。
表4 EPROM電路電源端抗閂鎖能力測(cè)試結(jié)果
根據(jù)該樣品的技術(shù)指標(biāo)，閂鎖觸發(fā)電流的額定值大于200mA。樣品1符合技術(shù)指標(biāo)的規(guī)定，而樣品2剛剛達(dá)標(biāo)。然而，樣品1的維持電壓為2.296V，偏低。一旦發(fā)生閂鎖，由于電源電壓額定值為7V，該值比維持電壓大得多。在電源不關(guān)斷的情況下，閂鎖不會(huì)自動(dòng)退出。測(cè)試結(jié)果表明該種器件的抗閂鎖能力一般，與失效分析的結(jié)果比較一致。
與現(xiàn)有技術(shù)相比，本發(fā)明CMOS電路的閂鎖效應(yīng)測(cè)試方法可得到CMOS集成電路觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流等實(shí)際的抗閂鎖能力參數(shù)，這些參數(shù)對(duì)電路設(shè)計(jì)者和電路生產(chǎn)廠來說意義重大，可以指導(dǎo)設(shè)計(jì)和生產(chǎn)，降低設(shè)計(jì)成本及使用的風(fēng)險(xiǎn)。而且，該方法所采用的測(cè)試流程和測(cè)試過程中所施加的觸發(fā)源脈沖波形比較簡(jiǎn)單，在實(shí)際使用中比較方便。
權(quán)利要求
1.一種CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于所述測(cè)試方法可用于測(cè)試CMOS集成電路的觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流抗閂鎖能力參數(shù)，測(cè)試時(shí)首先將待測(cè)器件所有的輸入端連接到地，輸出端懸空，然后按如下步驟進(jìn)行A、首先對(duì)待測(cè)端進(jìn)行直流電壓掃描測(cè)試，直到待測(cè)端對(duì)地導(dǎo)通，得到待測(cè)端的觸發(fā)電壓Von；B、對(duì)待測(cè)端進(jìn)行脈沖電流Ipulse測(cè)試，直到出現(xiàn)閂鎖，得到觸發(fā)電流和維持電壓/電流；C、對(duì)待測(cè)端進(jìn)行脈沖電壓Vpulse測(cè)試，直到出現(xiàn)二次擊穿，得到二次擊穿電壓/電流。
2.如權(quán)利要求1所述的CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于步驟A直流電壓的掃描范圍可以從0V開始，步長(zhǎng)為0.5V。
3.如權(quán)利要求1所述的CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于步驟A電流限制為50mA。
4.如權(quán)利要求1所述的CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于步驟B脈沖電流可以從0mA開始，脈沖寬度50ms，占空比為20％，步長(zhǎng)根據(jù)需要設(shè)置。
5.如權(quán)利要求1所述的CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于步驟B電壓范圍限制為Von+1V。
6.如權(quán)利要求1所述的CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于步驟C脈沖電壓可以從0V開始，脈沖寬度50ms，占空比為20％，步長(zhǎng)根據(jù)需要設(shè)置。
7.如權(quán)利要求1所述的CMOS電路的閂鎖效應(yīng)測(cè)試方法，其特征在于步驟C電流范圍以不損壞設(shè)備為準(zhǔn)且能夠產(chǎn)生二次擊穿為主。
全文摘要
一種CMOS電路的閂鎖效應(yīng)測(cè)試方法，可用于測(cè)試CMOS集成電路的觸發(fā)電壓/電流、維持電壓/電流的準(zhǔn)確數(shù)值和二次擊穿電壓/電流抗閂鎖能力參數(shù)，測(cè)試時(shí)首先將待測(cè)器件所有的輸入端連接到地，輸出端懸空，再按如下步驟進(jìn)行首先，對(duì)待測(cè)端進(jìn)行直流電壓掃描測(cè)試，直到待測(cè)端對(duì)地導(dǎo)通，得到待測(cè)端的觸發(fā)電壓Von；然后，對(duì)待測(cè)端進(jìn)行脈沖電流Ipulse測(cè)試，直到出現(xiàn)閂鎖，得到觸發(fā)電流和維持電壓/電流；最后，對(duì)待測(cè)端進(jìn)行脈沖電壓Vpulse測(cè)試，直到出現(xiàn)二次擊穿，得到二次擊穿電壓/電流。
文檔編號(hào)G01R31/28GK1588107SQ200410051149
公開日2005年3月2日 申請(qǐng)日期2004年8月19日 優(yōu)先權(quán)日2004年8月19日
發(fā)明者羅宏偉 申請(qǐng)人:信息產(chǎn)業(yè)部電子第五研究所