技術(shù)編號(hào)：5951515
提示：您尚未登錄，請(qǐng)點(diǎn) 登 陸 后下載，如果您還沒有賬戶請(qǐng)點(diǎn) 注 冊(cè) ，登陸完成后，請(qǐng)刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及一種測(cè)試方法，尤其是指一種用于CMOS電路的閂鎖效應(yīng)測(cè)試方法。背景技術(shù)目前，CMOS集成電路出廠前大都需進(jìn)行抗閂鎖能力的測(cè)試，以判斷閂鎖對(duì)集成電路產(chǎn)生的影響。測(cè)試CMOS集成電路抗閂鎖能力的標(biāo)準(zhǔn)主要是JEDEC78，目前國(guó)外已有根據(jù)該標(biāo)準(zhǔn)而設(shè)計(jì)制造的儀器設(shè)備，用于測(cè)試CMOS集成電路的抗閂鎖能力。JEDEC78規(guī)定的完整的CMOS集成電路抗閂鎖能力的測(cè)試流程圖請(qǐng)參閱圖1所示。其中，ATE測(cè)試是指自動(dòng)測(cè)試設(shè)備(Auto TestEquipment)...
注意：該技術(shù)已申請(qǐng)專利，請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識(shí)儲(chǔ)備，不適合論文引用。