專利名稱：電路板上現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種組件間的總線聯(lián)機(jī)測試，尤其是一種用于直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法及電路，其可依總線寬度調(diào)整電路結(jié)構(gòu)，讓板上的兩個現(xiàn)場可編程門陣列組件(FPGA)間的聯(lián)機(jī)是否正常，可以容易地被檢驗(yàn)，甚至總線的品質(zhì)、速度都可以利用這個方法及電路來檢查好壞。
背景技術(shù)：
現(xiàn)今的FPGA芯片基于體積(主要體積問題為接腳)上的考慮，大多以球門陣列封裝(Ball Grid Array，BGA)為主。雖然BGA封裝有體積小的優(yōu)點(diǎn)，但也有接點(diǎn)好壞不易觀察的缺點(diǎn)。
目前對于FPAG中，BGA接點(diǎn)好壞的判定，大多是先利用X射線來檢查，之后，再使用圖像判斷程序或人工來判定接點(diǎn)狀態(tài)。
在總線品質(zhì)的判斷方面，一般只限于對電路板做聯(lián)機(jī)測試，也就是量測兩點(diǎn)間是否接通，對于其余信息則無法測知。

發(fā)明內(nèi)容
因此，本發(fā)明的一目的為提供一種直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法及其電路，該方法可依總線寬度調(diào)整電路結(jié)構(gòu)，如此，安裝在板上的各現(xiàn)場可編程門陣列組件(field programmable gatearray，F(xiàn)PGA)，彼此間的聯(lián)機(jī)是否正常，就可以很容易地被檢驗(yàn)出來，甚至總線的品質(zhì)、速度都可以用這個方法及電路來檢查好壞。
本發(fā)明提供一種直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法及電路，其利用線性反饋移位緩存器(linear feedback shiftregister，LFSR)所構(gòu)成的測試電路，可以很容易了解聯(lián)機(jī)狀況及總線品質(zhì)。
上述測試方法主要包含根據(jù)一預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式，先在一第一現(xiàn)場可編程門陣列組件(FPGA)上，配置一第一連接電路；接著，在一第二現(xiàn)場可編程門陣列組件上，配置一第二連接電路，其中，該第二連接電路的接腳以一對一并行配置方式，與該第一連接電路的接腳相連接，以及，上述連接電路的一包含異或門(XOR gate)而另一連接電路包含一移位緩存器(shift register)，或者上述連接電路的一同時包含異或門及一移位緩存器；輸入一檢驗(yàn)圖案(pattern)至該移位緩存器，以進(jìn)行測試并產(chǎn)生一特定圖案，自該移位緩存器的輸出接腳輸出；檢測該特定圖案，以得知該第一及第二連接電路的聯(lián)機(jī)狀態(tài)及相關(guān)信息。上述移位緩存器是使用多個D型觸發(fā)器串接而成。
上述測試電路主要包含一第一連接電路，連接至一第一現(xiàn)場可編程門陣列組件(FPGA)；一包含一移位緩存器的第二連接電路，連接于一第二現(xiàn)場可編程門陣列組件(FPGA)及該第一連接電路之間；其中，該第一連接電路及該第二連接電路根據(jù)一預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式(polynomial)來配置，以輸入一檢驗(yàn)圖案至該移位緩存器，以進(jìn)行測試并產(chǎn)生一特定圖案，接著再將該特定圖案自該移位緩存器的輸出接腳輸出，因此得知該第一及第二連接電路的聯(lián)機(jī)狀態(tài)及相關(guān)信息。上述移位緩存器是由多個D型觸發(fā)器串接而成。上述連接電路的一包含異或門，也就是該第一連接電路只包含異或門而該第二連接電路只包含該移位緩存器，或者，上述該第二連接電路同時包含異或門及該移位緩存器。


為讓本發(fā)明的上述及其它目的、特征、與優(yōu)點(diǎn)能更顯而易見，下文特舉一較佳實(shí)施例，并配合附圖，詳細(xì)說明如下圖1a顯示一外異或門式的線性反饋移位緩存器(LFSR)多項(xiàng)式的電路結(jié)構(gòu)示意圖。
圖1b顯示一內(nèi)異或門式的線性反饋移位緩存器(LFSR)多項(xiàng)式的電路結(jié)構(gòu)示意圖。
圖2a為根據(jù)本發(fā)明圖1a顯示一外異或門式LFSR電路范例。
圖2b為根據(jù)本發(fā)明圖1b顯示一內(nèi)異或門式LFSR電路范例。
圖3a為一組合本發(fā)明測試電路的外異或門式LFSR電路示意圖。
圖3b為根據(jù)本發(fā)明圖3a電路的一實(shí)施例。
圖4a為一組合本發(fā)明測試電路的內(nèi)異或門式LFSR電路示意圖。
圖4b為根據(jù)本發(fā)明圖4a電路的一實(shí)施例。
圖5為一本發(fā)明測試流程圖。
符號說明31、32～現(xiàn)場可編程門陣列組件(FPGA)；33、43～異或門；34～總線；35～現(xiàn)場可編程門陣列組件(FPGA)的接腳；36～測試電路的輸出接腳；37～測試電路的輸入接腳；38、D0-DIr1～緩存器。
具體實(shí)施例方式
全文中，類似功能組件以相同符號代表。
一個線性反饋移位緩存器(LFSR)多項(xiàng)式的電路結(jié)構(gòu)可分為兩種組成形式型式1外異或門式(Exclusive OR gates outside the Shift Registerloop)，如圖1a所示。
型式2內(nèi)異或門式(Exclusive OR gates inside the Shift Registerchain)，如圖1b所示。
基本上，LFSR的基本單元方塊是由D型觸發(fā)器(D-type Flip-Flop)及異或門構(gòu)成。由多個D型觸發(fā)器串接而成一移位緩存器，并由異或門的配置位置，決定一LFSR的特征多項(xiàng)式(characteristic polynomial)。第1a及1b圖構(gòu)成的特征多項(xiàng)式的通式可以下列公式代表g(x)＝gnxn+gn-1xn-1+...+g0x0實(shí)務(wù)上，可利用上述通式，設(shè)計(jì)所想要的任何LFSR多項(xiàng)式電路。例如，圖2a顯示一特征多項(xiàng)式g(x)＝x4+x3+1的外異或門式LFSR電路示意圖，其初始值設(shè)定為1。又，圖2b顯示一特征多項(xiàng)式g(x)＝x5+x3+x+1的內(nèi)異或門式LFSR電路示意圖，其初始值設(shè)定為0。
分析上述電路，不論所顯示的特征多項(xiàng)式為何，異或門的位置，可決定特征多項(xiàng)式的表示式(representation)。據(jù)此，將一檢驗(yàn)圖案，例如圖2b中的”01010001”(即，檢驗(yàn)圖案＝x+x3+x7)，輸入至移位緩存器后，若其輸出余數(shù)不等于一預(yù)期圖案，在此預(yù)期圖案應(yīng)為1+x2+x3時，則可根據(jù)所接收的輸出圖案，反推回去，得到一不同于原特征多項(xiàng)式的錯誤表示式，檢試此錯誤表示式的異或門位置，即可得知聯(lián)機(jī)狀態(tài)及相關(guān)信息。上述輸出圖案可利用LFSR的遞歸特點(diǎn)(recursive feature)，使得LFSR運(yùn)作在某個固定的序列狀態(tài)下而得，可以下式表示G(x)=Σi=1ngixi(a-ix-i+···a-1x-1)g(x),]]>其中，G(x)為產(chǎn)生的圖案；a-i為觸發(fā)器Di的初始狀態(tài)(the initial stateof flip-flop Di)；g(x)為特征多項(xiàng)式；而且，當(dāng)參數(shù)gi為1時，表示異或門存在于連接中，反之，則無連接。
據(jù)此，檢查特定圖案是否正確，即可達(dá)到總線及聯(lián)機(jī)是否正常的測試目的。下列另舉一范例，其具有一特征多項(xiàng)式g(x)＝1+x+x2+x3，以進(jìn)一步說明本發(fā)明測試電路及測試方法。
圖3a顯示一本發(fā)明測試電路的示意圖。在圖3a中，本測試電路主要包含二現(xiàn)場可編程門陣列組件(FPGA)31及32、二異或門33、多個總線34、現(xiàn)場可編程門陣列組件(FPGA)的多個接腳35、一輸出接腳36、一輸入接腳37及一移位緩存器38。其中，移位緩存器38是由多個D型觸發(fā)器串接而成。
如圖3a所示，這個驗(yàn)證的方法就是在兩個FPGA31、32間，建立起一LFSR多項(xiàng)式電路，其間的聯(lián)機(jī)就是兩FPGA間的總線34。簡單的說，就是利用多項(xiàng)式除法的特點(diǎn)，再建構(gòu)好相關(guān)的電路后，自輸入接腳37輸入一固定圖案IN至移位緩存器38，再檢驗(yàn)自移位緩存器38的輸出接腳36輸出。當(dāng)總線聯(lián)機(jī)中的其中一條未正確連接或斷線時，會使電路形成一缺項(xiàng)多項(xiàng)式(異或門特性)。例如，當(dāng)經(jīng)輸入接腳輸入一檢驗(yàn)圖案”1111”后，發(fā)現(xiàn)其圖案OUT的輸出錯誤。因此，利用上述公式G(x)反推回去，求取g(x)，發(fā)現(xiàn)圖3a的輸出特征多項(xiàng)式變成圖3b所示的g(x)＝1+x2+x3時，由于多項(xiàng)式電路已知，輸入圖案IN也是已知，因此，可以很容易地知道有問題的線為一次項(xiàng)x所在位置上的聯(lián)機(jī)。也由于多項(xiàng)式除法，可以在總線34上，不定期的傳輸0或1的值，雷同于一般的總線傳輸，因此，當(dāng)時鐘(clock)速度變化時，從相對應(yīng)的輸出情況，也可以得知總線的速度。另外，如果發(fā)生串音現(xiàn)象(cross talk)時，會有不相符合的情形間隙產(chǎn)生，所以也可被觀察到。
圖4a顯示另一本發(fā)明測試電路的示意圖。在圖4a中，本測試電路主要包含二現(xiàn)場可編程門陣列組件(FPGA)31及32、三異或門43、多個總線34、現(xiàn)場可編程門陣列組件(FPGA)的多個接腳35、一輸出接腳36、一輸入接腳37及一移位緩存器38。其中，移位緩存器38是由多個D型觸發(fā)器串接而成。
如圖4a所示，比較于圖3a使用外異或門式33的LFSR多項(xiàng)式電路結(jié)構(gòu)，這個驗(yàn)證的方法是利用內(nèi)異或門式43來建立一LFSR多項(xiàng)式電路，其間的聯(lián)機(jī)仍是兩FPGA間的總線34。簡單的說，就是根據(jù)一預(yù)置多項(xiàng)式，將一異或門配置于D型觸發(fā)器前，該異或門的輸出則連接至下一階的D型觸發(fā)器的輸出端，據(jù)此，會使用到三個異或門43來完成上述LFSR多項(xiàng)式電路。建構(gòu)好的電路，自輸入接腳37輸入一固定圖案IN至移位緩存器38，再檢驗(yàn)自移位緩存器38的輸出接腳。當(dāng)總線聯(lián)機(jī)中的其中一條未正確連接的話，也會使電路形成一缺項(xiàng)多項(xiàng)式(xor gate特性)。例如，當(dāng)經(jīng)輸入接腳輸入一檢驗(yàn)圖案”1111”后，發(fā)現(xiàn)其輸出圖案OUT發(fā)生錯誤。因此，利用上述公式G(x)反推回去，求取g(x)，發(fā)現(xiàn)圖4a的輸出特征多項(xiàng)式變成圖4b所示的g(x)＝1+X+X3時，由于多項(xiàng)式電路已知，輸入圖案IN也是已知，因此，可以很容易地知道有問題的線為二次項(xiàng)x所在位置上的聯(lián)機(jī)。同樣地，也由于多項(xiàng)式除法，可以在總線34上，不定期的傳輸0或1的值，雷同于一般的總線傳輸，因此，當(dāng)時鐘(clock)速度變化時，從相對應(yīng)的輸出情況，也可以得知總線的速度。另外，如果發(fā)生串音現(xiàn)象(cross talk)時，會有不相符合的情形間隙產(chǎn)生，所以也可被觀察到。
因此，本發(fā)明測試方法如圖5所示，主要包含根據(jù)一預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式，先在一第一現(xiàn)場可編程門陣列組件(FPGA)上，配置一第一連接電路(S1)；接著，在一第二現(xiàn)場可編程門陣列組件上，配置一第二連接電路(S2)，其中，該第二連接電路的接腳以對應(yīng)的方式與該第一連接電路的接腳相連接，如使用一對一并行配置方式，以及，上述連接電路的一包含異或門而另一連接電路包含一移位緩存器，或者上述連接電路的一同時包含異或門及一移位緩存器；輸入一檢驗(yàn)圖案至該移位緩存器(S3)，以進(jìn)行測試并產(chǎn)生一特定圖案，自該移位緩存器的輸出接腳輸出；檢測該特定圖案(S4)，以得知該第一及第二連接電路的聯(lián)機(jī)狀態(tài)及相關(guān)信息。上述移位緩存器是使用多個D型觸發(fā)器串接而成。
雖然本發(fā)明已以一較佳實(shí)施例公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神及范圍的情況下，可進(jìn)行更動與修改，因此本發(fā)明的保護(hù)范圍以所提出的權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
1.一種直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法，包括下列步驟根據(jù)一預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式，在一第一現(xiàn)場可編程門陣列組件(FPGA)上，配置一第一連接電路；根據(jù)該預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式，在一第二現(xiàn)場可編程門陣列組件上，配置一包含一移位緩存器的第二連接電路，其中，該第二連接電路的接腳相對應(yīng)于該第一連接電路的接腳相連接；輸入一檢驗(yàn)圖案至該移位緩存器，以進(jìn)行測試并產(chǎn)生一特定圖案，自該移位緩存器的輸出接腳輸出；及檢測該特定圖案，以得知該第一及第二連接電路的聯(lián)機(jī)狀態(tài)及相關(guān)信息。
2.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法，其中，該移位緩存器是使用多個D型觸發(fā)器串接而成。
3.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法，其中，若使用一外異或門型LFST電路來實(shí)現(xiàn)該預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式時，則該異或門配置于該第一連接電路。
4.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法，其中，若使用一內(nèi)異或門型LFST電路來實(shí)現(xiàn)該預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式時，則該異或門配置于該第二連接電路。
5.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法，其中，該檢驗(yàn)圖案及該特定圖案為一多項(xiàng)式形式的關(guān)系。
6.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法，其中，相關(guān)信息包含總線速度及串音現(xiàn)象。
7.一種直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的電路，包括一第一連接電路，連接至一第一現(xiàn)場可編程門陣列組件(FPGA)；及一包含一移位緩存器的第二連接電路，連接于一第二現(xiàn)場可編程門陣列組件(FPGA)及該第一連接電路之間；其中，該第一連接電路及該第二連接電路根據(jù)一預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式來配置，以輸入一檢驗(yàn)圖案至該移位緩存器，并進(jìn)行測試，因而產(chǎn)生一特定圖案，接著再將該特定圖案自該移位緩存器的輸出接腳輸出，因此得知該第一及第二連接電路的聯(lián)機(jī)狀態(tài)及相關(guān)信息。
8.如權(quán)利要求7所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的電路，其中，該移位緩存器是使用多個D型觸發(fā)器串接而成。
9.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的電路，其中，若使用一外異或門型LFST電路來實(shí)現(xiàn)該預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式時，則該第一連接電路包含異或門。
10.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的電路，其中，若使用一內(nèi)異或門型LFST電路來實(shí)現(xiàn)該預(yù)置的線性反饋移位緩存器(LFSR)多項(xiàng)式時，則該第二連接電路包含異或門。
11.如權(quán)利要求1所述的直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的電路，其中，該檢驗(yàn)圖案及該特定圖案為一多項(xiàng)式形式的關(guān)系。
全文摘要
本發(fā)明提供一種用于直接在電路板上執(zhí)行現(xiàn)場可編程門陣列組件間的聯(lián)機(jī)測試的方法及其電路，該方法可依總線寬度調(diào)整電路結(jié)構(gòu)，如此，安裝在板上的各現(xiàn)場可編程門陣列組件(FPGA)，彼此間的聯(lián)機(jī)是否正常，就可以很容易地被檢驗(yàn)出來，甚至總線的品質(zhì)、速度都可以用這個方法檢查好壞。由于FPGA具有可重復(fù)程序化的特點(diǎn)，因此可以在無任何額外花費(fèi)下構(gòu)成本發(fā)明電路。
文檔編號G01R31/00GK1523364SQ0310449
公開日2004年8月25日 申請日期2003年2月18日 優(yōu)先權(quán)日2003年2月18日
發(fā)明者劉芳斌 申請人:明基電通股份有限公司