專利名稱：高速雷達回波的信號波仿真器的制作方法
技術領域：
本實用新型涉及一種信號波仿真的技術領域，尤指一種用于模擬雷達回波的、由數(shù)字方法實現(xiàn)的高速雷達回波的信號波仿真器。
雷達主要應用于航天、軍事等領域，隨著現(xiàn)代科技地飛速發(fā)展，對雷達定位的精確度及對雷達控制的各種要求也就相應越來越高，因此有許多用于雷達領域的新設備、新系統(tǒng)或一些新的控制方法不斷產生，而這些設備、系統(tǒng)或方法必須經過嚴格可靠地測試、試驗才能在實際中應用，而它們在研發(fā)過程中所做的試驗又不可能拿到實際環(huán)境中去測試，因此必須有一模擬仿真設備來完成此調試工作。
現(xiàn)在用于模擬雷達回波的仿真設備大多都采用模擬方法實現(xiàn)，其結構如

圖1所示，主要包括隨機碼發(fā)生器11、可調的正弦波發(fā)生器13、可調的時延控制電路12以及一乘法器10。以模擬二相隨機碼雷達的雷達回波為例，二相隨機碼連續(xù)波的雷達回波經混頻放大后可以用下述形式表示V=AtWr(t)u(t-τ)cos2πft其中，At為每個t對應的隨機碼的幅度；Wr(t)為雷達發(fā)射機開關函數(shù)；u(t-τ)為延時的隨機碼，是幾十兆的方波；f為運動目標產生的多普勒頻移。上式相當于做一個正弦波的脈沖調制，其調制過程通常是這樣完成的先由隨機碼發(fā)生器11產生一隨機碼送入可調時延控制電路12，可調時延控制電路12根據所需時延τ的不同將隨機碼延時后輸入至乘法器10中，另一方面可調正弦波發(fā)生器13根據多普勒頻移f值的變化產生相應的正弦波數(shù)據也送入乘法器10中，最終由乘法器10根據輸入的數(shù)據完成此函數(shù)的組合邏輯運算并輸出模擬的雷達回波波形。由于所涉及到的隨機碼是高速隨機碼，因此需要具有數(shù)十兆帶寬的乘法器來完成，但是乘法器的成本高、制造困難，且需要的帶寬越高其乘法器的價格就越昂貴、制造也就越困難，同時幅度也可能受到限制，所以使用此模擬方法實現(xiàn)調制是相當不方便的。另外，在調制過程中為了模擬不同目標反射的雷達回波，時延τ和多普勒頻移f均需要不斷的變化，但采用此模擬方法是很難控制其變化的，而且可靠性也會受影響。
為解決上述問題，本實用新型的目的在于提供一種高速雷達回波的信號波仿真器，其采用的數(shù)字芯片完成仿真更易于控制，且提高了可靠性，同時大大降低了硬件的成本。
為達到上述目的，本實用新型提供了一種高速雷達回波的信號波仿真器，至少包含一計算機、一隨機碼發(fā)生器，其還進一步包括一存儲器、一可編程邏輯控制器件和一數(shù)/模轉換器；其中，可編程邏輯控制器件同時與計算機、存儲器、隨機碼發(fā)生器及數(shù)/模轉換器相連接。
所述的可編程邏輯控制器件至少包括一個以上鎖存器、一個以上延時控制電路、一地址發(fā)生器以及一組合邏輯芯片；其中，地址發(fā)生器與一鎖存器及所述的存儲器相連，組合邏輯芯片通過一鎖存器與數(shù)/模轉換器相連，還通過一鎖存器與所述的存儲器連接，并同時與延時控制電路相連，延時控制電路還與所述的隨機碼發(fā)生器、一開關信號及一鎖存器相連。
所述的開關信號由外部設備產生。所述的存儲器中至少設有正弦波表。
本實用新型所提供的高速雷達回波的信號波仿真器，其采用數(shù)字芯片實現(xiàn)，經使用證明該仿真器相對于現(xiàn)有的模擬實現(xiàn)方法而言更為簡單，且可靠性也提高了；其調制仿真的大部分工作都是在數(shù)字階段完成的，這樣更有利于控制，且時延τ和多普勒頻移f值均由計算機直接輸入，也便于用戶控制，從而提高了系統(tǒng)的可控制性。另外，它采用FPGA取代了原有的高速模擬乘法器，從而大大降低了仿真器的硬件成本。
以下結合附圖及具體實施例對本實用新型再作進一步詳細的說明。
圖1為現(xiàn)有技術的結構示意圖。
圖2為本實用新型的較佳實施例框圖。
圖3為本實用新型的結構示意圖。
圖4為本實用新型的電路原理圖。
請參見圖2所示，在采用本實用新型進行模擬二相隨機碼連續(xù)波雷達回波調制時，用戶先通過計算機21輸入所需產生雷達回波的τ的個數(shù)和f的值，其中τ的個數(shù)在1～12之間，每個τ約為50ns；f值在1KHz～60KHz之間，每個f間隔2KHz。計算機同時會判定τ和f的有效性，如果τ和f有效，則送入FPGA20中。另一方面，隨機碼發(fā)生器23也將隨機碼送入FPGA20中，F(xiàn)PGA20接收到τ和f值后，首先根據不同的τ將所輸入的隨機碼延時，再根據不同的f到存儲器22預先設定的正弦波表中讀取相應的數(shù)字化的正弦波數(shù)據，然后兩者的數(shù)字化量再做組合邏輯運算，實現(xiàn)開關函數(shù)，最后將結果送至數(shù)/模(D/A)轉換器24中。D/A轉換器24收到FPGA傳送來的數(shù)據后，將數(shù)字量轉化為模擬波形輸出，即輸出模擬的雷達回波波形。由于FPGA是可編程的數(shù)字化芯片，因此，整個處理過程的控制，比如查表、各參數(shù)之間的調用以及處理步驟的安排等等均由FPGA中所編的程序來控制，如此使得整個調制過程具有極高的可控制性，而且簡單易行。
參見圖3和圖4所示可以看出，F(xiàn)PGA20中至少包含有一個以上鎖存器31、一個以上延時控制電路32、一地址發(fā)生器33以及一組合邏輯芯片34，另外在FPGA20外還有一開關信號35與延時控制相連。其內部的具體實現(xiàn)過程是這樣的當用戶通過計算機21輸入f值及τ的個數(shù)后，f值經過鎖存器40和鎖存器41鎖存后通過數(shù)據線fd[5..0]送至地址發(fā)生器33中，地址發(fā)生器33接收到該值后，通過與存儲器22相連的地址線a[14..0]將該值的地址送至存儲器中，以查找該多普勒頻移f的正弦波數(shù)據，查表得到的數(shù)據由鎖存器45鎖存后通過數(shù)據線md[11..0]送入組合邏輯芯片34中。τ的個數(shù)值經過鎖存器40鎖存后，通過數(shù)據線td[5..0]中的4根數(shù)據線td[3..0]將值送入延時控制電路43及延時控制電路44中。隨機碼發(fā)生器23所產生的高速隨機碼信號rc通過延時控制電路43的s_in管腳輸入，隨機碼按照τ值延時后通過d_out腳輸出至組合邏輯芯片34的d_random管腳。另外，開關信號35由外部設備產生，通過延時控制電路44的s_in管腳輸入，經過延時后通過d_out腳輸出至組合邏輯芯片34的switch管腳，用以控制信號的收發(fā)，從而實現(xiàn)開關函數(shù)Wr(t)。所有的數(shù)據輸入至組合邏輯芯片34后，在此經過組合邏輯運算得到模擬雷達回波的數(shù)字量，該數(shù)字量通過鎖存器47鎖存，由數(shù)據線dac[11..0]輸入到數(shù)/模轉換器24中，最后由數(shù)/模轉換器24將正弦波的數(shù)字量轉化為模擬量，輸出模擬雷達回波的波形。
以上所述僅為本實用新型的一較佳實施例而已，并非用于限定本實用新型的保護范圍。
權利要求1.一種高速雷達回波的信號波仿真器，至少包含一計算機、一隨機碼發(fā)生器，其特征在于還進一步包括一存儲器、一可編程邏輯控制器件和一數(shù)/模轉換器；其中，可編程邏輯控制器件同時與計算機、存儲器、隨機碼發(fā)生器及數(shù)/模轉換器相連接。
2.根據權利要求1所述的高速雷達回波的信號波仿真器，其特征在于所述的存儲器中至少設有正弦波表。
3.根據權利要求1所述的高速雷達回波的信號波仿真器，其特征在于所述的可編程邏輯控制器件至少包括一個以上鎖存器、一個以上延時控制電路、一地址發(fā)生器以及一組合邏輯芯片；其中，地址發(fā)生器與一鎖存器及所述的存儲器相連，組合邏輯芯片通過一鎖存器與數(shù)/模轉換器相連，還通過一鎖存器與所述的存儲器連接，并同時與延時控制電路相連，延時控制電路還與所述的隨機碼發(fā)生器、一開關信號及一鎖存器相連。
4.根據權利要求3所述的高速雷達回波的信號波仿真器，其特征在于所述的開關信號由外部設備產生。
專利摘要一種高速雷達回波的信號波仿真器,至少包括一計算機、一隨機碼發(fā)生器、一存儲器、一可編程邏輯控制器件和一數(shù)/模轉換器,其中,該可編程邏輯控制器件至少由一個以上鎖存器、一個以上延時控制電路、一地址發(fā)生器以及一組合邏輯芯片構成。該仿真器主要由數(shù)字芯片實現(xiàn),從而提高了其可控制性、可靠性,并降低了硬件成本。
文檔編號G01S7/40GK2445336SQ0023647
公開日2001年8月29日 申請日期2000年6月5日 優(yōu)先權日2000年6月5日
發(fā)明者余道衡, 董永紅, 晉明武 申請人:北京聞亭科技發(fā)展有限責任公司