專利名稱：一種集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，用于對超導(dǎo)磁懸浮 儲(chǔ)能飛輪磁軸承系統(tǒng)的高精度控制，特別適用于對運(yùn)算速度和通信速度要求較高的場合，該數(shù) 字控制系統(tǒng)同樣適用于其它采用較復(fù)雜先進(jìn)控制算法，或?qū)\(yùn)算能力要求較高的系統(tǒng)。
背景技術(shù)：
飛輪作為重要的新型機(jī)械式儲(chǔ)能方式，它將能量或者是動(dòng)能存儲(chǔ)在高速旋轉(zhuǎn)的飛輪轉(zhuǎn)子中， 實(shí)現(xiàn)電能到機(jī)械能再到電能的轉(zhuǎn)換。高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪系統(tǒng)具有無能耗、本質(zhì)自穩(wěn)定的 特性，成為國際上儲(chǔ)能飛輪的重要發(fā)展趨勢。它由高速轉(zhuǎn)子、支撐轉(zhuǎn)子的軸承、高速發(fā)電/電動(dòng) 互逆式電機(jī)以及控制系統(tǒng)組成。儲(chǔ)能密度是儲(chǔ)能飛輪重要的技術(shù)指標(biāo)，提高轉(zhuǎn)速是實(shí)現(xiàn)高儲(chǔ)能 密度的最有效手段，因此高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪的高轉(zhuǎn)速成為其主要特點(diǎn)，同時(shí)由于不平衡 力與轉(zhuǎn)速的平方成正比，所以隨著轉(zhuǎn)速的提高，所需克服不平衡力的控制力越來越大，而且由 于轉(zhuǎn)速高，系統(tǒng)對參數(shù)變化敏感，需要更先進(jìn)的控制算法才能保證高精度控制。隨著現(xiàn)代控制 理論的不斷發(fā)展，為高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的高精度控制提供了一條重要途徑， 在航空等對精度要求很高的場合，高精度、高性能的控制系統(tǒng)有其無可比擬的優(yōu)勢，同時(shí)先進(jìn) 的控制算法對數(shù)字控制系統(tǒng)提出了更高的要求，因此實(shí)時(shí)在線處理，解決處理速度問題成為高 溫超導(dǎo)磁懸浮儲(chǔ)能飛輪控制的關(guān)鍵問題之一，且高精度控制系統(tǒng)是必須突破的關(guān)鍵技術(shù)。
現(xiàn)有的磁軸承數(shù)字控制系統(tǒng)主要有兩類，以Ti的C2000或C3000系列DSP為核心的磁軸 承數(shù)字控制系統(tǒng)以及TMS320VC33浮點(diǎn)DSP+FPGA磁軸承數(shù)字控制系統(tǒng)，前者比較普遍，它 具有集成度高、功耗小等優(yōu)點(diǎn)，但因其計(jì)算能力有限不能很好滿足運(yùn)算速度的要求，后者使得 DSP主要用于運(yùn)算，F(xiàn)PGA作為功率模塊的控制器，充分發(fā)揮了每個(gè)模塊的優(yōu)點(diǎn)，數(shù)據(jù)處理能 力顯著提高，然而，首先TMS320VC33相比TMS320C67xx的運(yùn)算速度有限，而且它的結(jié)構(gòu)方
式限制了通信速度，成為處理速度的瓶頸；其次由于無串行通信模塊，無法實(shí)現(xiàn)參數(shù)在線調(diào)節(jié)， 這樣每次參數(shù)改變時(shí)都要中斷程序運(yùn)行，影響系統(tǒng)的穩(wěn)定性和飛輪轉(zhuǎn)子的壽命；再者，目前磁 軸承控制算法大多基于PID，雖然PID控制方法簡單但無法滿足高溫超導(dǎo)磁懸浮飛輪磁軸承系 統(tǒng)高精度控制的要求。此外，其一磁軸承系統(tǒng)存在很多不確定因素、外界干擾和對參數(shù)變化敏 感，需要控制算法具有較強(qiáng)的魯棒性，其二大多數(shù)控制算法基于連續(xù)系統(tǒng)，而在實(shí)際磁軸承控 制中，計(jì)算機(jī)實(shí)時(shí)控制均為離散系統(tǒng)，這樣無法滿足計(jì)算機(jī)實(shí)時(shí)控制的要求，所以有必要設(shè)計(jì)
高性能的離散魯棒控制器用于實(shí)現(xiàn)高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的高精度控制，而其實(shí) 現(xiàn)依賴于高性能的數(shù)字控制系統(tǒng)。綜上所述，由于現(xiàn)有的數(shù)字控制系統(tǒng)存在計(jì)算能力、數(shù)據(jù)處 理能力和通信速度無法滿足超導(dǎo)磁懸浮飛輪磁軸承系統(tǒng)計(jì)算復(fù)雜度和高精度的要求的缺陷，所 以有必要設(shè)計(jì)高精度、高性能、集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)。

發(fā)明內(nèi)容
本發(fā)明的技^^解決問題克服其他磁軸承數(shù)字控制系統(tǒng)無法高精度控制高溫超導(dǎo)磁懸浮儲(chǔ) 能飛輪磁軸承系統(tǒng)的缺點(diǎn)，提供一種集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，實(shí) 現(xiàn)其實(shí)時(shí)、在線及高精度控制。
本發(fā)明的技術(shù)解決方案 一種集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，包括
DSP模塊與FPGA模塊、外部存儲(chǔ)器SDRAM10和Flash相連，通過HPI (Host Port Interface, 主機(jī)接口)接口實(shí)現(xiàn)與FPGA模塊高速實(shí)時(shí)通信，DSP模塊接收來自FPGA模塊的位移信號、 電流信號和轉(zhuǎn)速計(jì)數(shù)值進(jìn)行轉(zhuǎn)速計(jì)算以及控制算法處理，計(jì)算得到控制量，計(jì)算過程中與外部 存儲(chǔ)器SDRAM10和Flash9進(jìn)行高速通信，而且通過HPI接口從FPGA中讀取改變的參數(shù)值， 實(shí)現(xiàn)參數(shù)實(shí)時(shí)在線修改；
FPGA模塊與DSP模塊、串行通信模塊和信號調(diào)理模塊相連，用于對信號調(diào)理模塊中轉(zhuǎn) 速計(jì)數(shù)以及對位移和電流信號進(jìn)行采樣，通過HPI接口向DSP模塊發(fā)中斷讀取轉(zhuǎn)速計(jì)數(shù)值和采 樣值，并根據(jù)DSP模塊給定的控制量進(jìn)行PWM調(diào)制；同時(shí)將串行通信模塊發(fā)送的調(diào)節(jié)參數(shù)經(jīng) 串并轉(zhuǎn)換后傳輸至DSP模塊，實(shí)現(xiàn)參數(shù)實(shí)時(shí)在線調(diào)節(jié)；
串行通信模塊與上位機(jī)實(shí)現(xiàn)控制系統(tǒng)調(diào)試的可視化，與FPGA模塊的實(shí)時(shí)在線通信，從 而達(dá)到磁軸承剛度、阻尼等控制參數(shù)的在線調(diào)節(jié)與實(shí)時(shí)顯示；
信號調(diào)理模塊與FPGA模塊相連，其中位移傳感器接口電路和電流傳感器接口電路用于 將由電流傳感器輸入的電流信號和位移傳感器輸入的位移信號轉(zhuǎn)換成0~5V的電壓信號，控制模 擬開關(guān)和模數(shù)轉(zhuǎn)換芯片對由電流傳感器輸入的電流信號和位移傳感器輸入的位移信號進(jìn)行采 樣，得到0 5V數(shù)字化的電流信號和位移信號，濾波后傳給FPGA模塊，Hall傳感器將0 5V的 飛輪轉(zhuǎn)速信號轉(zhuǎn)換為0~3.3V的飛輪轉(zhuǎn)速信號輸出給FPGA模塊。
本發(fā)明的原理FPGA模塊對磁軸承線圈的電流信號和轉(zhuǎn)子的位移信號進(jìn)行采樣，通過HPI 接口向DSP發(fā)出中斷，DSP模塊從FPGA模塊中讀取磁軸承轉(zhuǎn)子的位移量科電流信號，結(jié)合由 轉(zhuǎn)速計(jì)算模塊得到的轉(zhuǎn)速值，通過控制算法處理模塊執(zhí)行先進(jìn)控制算法得到控制量，并將控制 量傳給FPGA進(jìn)行PWM調(diào)制，然后傳給功放，最終得到磁軸承線圈中所需的控制電流，實(shí)現(xiàn) 高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的實(shí)時(shí)、高精度控制，其中先進(jìn)控制算法可采用具有較強(qiáng) 魯棒性的離散模糊自適應(yīng)滑?？刂品椒āＨ鐖D1所示，整個(gè)閉環(huán)系統(tǒng)由離散息適應(yīng)模糊滑?？刂破?、功放電路、控制對象(磁軸承線圈和轉(zhuǎn)子系統(tǒng))、位移傳感器和非線性微分跟蹤器等組成, 其工作原理為離散模糊自適應(yīng)滑?？刂破鞯玫降目刂屏客ㄟ^功放電路得到控制電流，以此控 制磁軸承——轉(zhuǎn)子對象，通過位移傳感器得到位移信號Z作為非線性微分跟蹤器輸入，利用微 分跟蹤器能有效的從不連續(xù)或帶隨機(jī)噪聲的量測信號合理地提取連續(xù)信號及微分信號得到跟蹤 位移輸出和跟蹤微分，采用非線性微分跟蹤器的輸出Z代替狀態(tài)X反饋給控制器，從而實(shí)現(xiàn)整 個(gè)閉環(huán)系統(tǒng)的全狀態(tài)反饋。而且通過串行通信模塊實(shí)現(xiàn)了串行通信的軟硬件設(shè)計(jì)，極大方便了 控制系統(tǒng)調(diào)試。
本發(fā)明的優(yōu)點(diǎn)在于-
(1) 相比現(xiàn)有的磁軸承數(shù)字控制系統(tǒng)，本發(fā)明針對高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)開 發(fā)，由于整個(gè)系統(tǒng)結(jié)構(gòu)方式的改變及DSP數(shù)據(jù)處理能力和通信速度的顯著提高，所以更適合高 轉(zhuǎn)速、參數(shù)敏感的高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的高精度控制。而且實(shí)現(xiàn)了控制系統(tǒng)的 數(shù)字化和集成化，極大地增加了控制器的運(yùn)算能力和通信速度，特別適用于高溫超導(dǎo)磁懸浮儲(chǔ) 能飛輪磁軸承系統(tǒng)等對運(yùn)算能力有嚴(yán)格要求的領(lǐng)域；
(2) 相比以DSP為核心的磁軸承數(shù)字控制系統(tǒng)，本發(fā)明主處理器DSP用乎控制算法和轉(zhuǎn) 速計(jì)算，協(xié)處理器FPGA用于PWM調(diào)制、轉(zhuǎn)速計(jì)數(shù)、模數(shù)轉(zhuǎn)換。這種設(shè)計(jì)使得DSP主要用于 運(yùn)算，F(xiàn)PGA作為功放的控制器，充分發(fā)揮了每個(gè)模塊的優(yōu)點(diǎn)，數(shù)據(jù)處理能力顯著提高，能夠滿 足復(fù)雜控制算法的實(shí)時(shí)性要求，使得系統(tǒng)的性能有了很大提高；
(3) 相比現(xiàn)有的DSP+FPGA磁軸承數(shù)字控制系統(tǒng)，本發(fā)明采用高性能的TMS320C6713浮 點(diǎn)DSP，滿足高運(yùn)算速度和實(shí)時(shí)性要求，通過HPI和EMIF (External Memory Interface,外部存 儲(chǔ)器接口)技術(shù)保證了足夠高的數(shù)據(jù)傳輸速率，使其更適合高速實(shí)時(shí)通信，采用模擬開關(guān)減少 模數(shù)轉(zhuǎn)換芯片的片數(shù)，只用一片即可達(dá)到10M的采樣頻率。而且由于串行通信技術(shù)的使用，主 機(jī)與FPGA通信更加方便，實(shí)現(xiàn)了剛度和阻尼各個(gè)環(huán)節(jié)參數(shù)的實(shí)時(shí)在線調(diào)節(jié)，滿足了高溫超導(dǎo) 磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)實(shí)時(shí)性要求，采用Visual O+與VHDL實(shí)現(xiàn)了整個(gè)上位機(jī)與FPGA 的頻繁、高速、實(shí)時(shí)通信，從而本控制系統(tǒng)性能和控制精度進(jìn)一步提高；
(4) 相比現(xiàn)有的磁軸承系統(tǒng)控制算法，本發(fā)明采用離散模糊自適應(yīng)滑模控制算法處理系統(tǒng) 中模型不確定性和非線性干擾，采用模糊控制器輸出的絕對值作為滑?？刂破鞯脑鲆妫瑢?shí)現(xiàn)了 增益的自適應(yīng)調(diào)節(jié)，大大減弱了抖振，該控制方法還具有控制電流較小，對模型參數(shù)變化、非 線性和外界干擾具有良好的魯棒性等優(yōu)點(diǎn)，實(shí)現(xiàn)了高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的高精 度魯棒控制。
總之，本發(fā)明簡化了電路，加快了運(yùn)算速度與通信速度，同時(shí)能夠采集與處理位移信號和 電流信號，并與控制算法同歩運(yùn)行非線性微分跟綜器解決了微分信號無法得到的問題，實(shí)現(xiàn)
了精確的速度信號的跟蹤，提高了系統(tǒng)的控制精度和抗干擾能力，而且實(shí)現(xiàn)了參數(shù)在線實(shí)時(shí)調(diào)
節(jié)，達(dá)到了高精度的要求。


圖l為本發(fā)明的閉環(huán)系統(tǒng)框圖2為本發(fā)明的控制系統(tǒng)組成框圖3為本發(fā)明的DSP模塊工作流程圖4為本發(fā)明的FPGA模塊工作流程圖5為本發(fā)明的控制算法流程圖6為本發(fā)明的FPGA芯片與其它器件信號連接的電路圖7為本發(fā)明的DSP芯片與其它器件信號連接的電路圖8為本發(fā)明的單個(gè)通道的位移、電流傳感器接口電路；
圖9a和9b分別為本發(fā)明的串行接口電路和硬件程序設(shè)計(jì)流程圖10a和10b分別為本發(fā)明的第一HPI模塊和第二HPI模塊讀、寫操作工作流程圖11為本發(fā)明的EMIF工作流程圖。
具體實(shí)施例方式
如圖2所示為本發(fā)明的控制系統(tǒng)組成框圖，該控制系統(tǒng)包括DSP模塊1、 FPGA模塊2、串 行通信模塊3、信號調(diào)理模塊4等幾部分，其中DSP模塊1包括控制算法處理模塊6、第一HPI 模塊8、轉(zhuǎn)速計(jì)算模塊7和EMIF模塊5， FPGA模塊2包括串行通信控制模塊11 、第二 HPI模 塊12、模數(shù)轉(zhuǎn)換控制模塊15、模擬開關(guān)控制模塊14、轉(zhuǎn)速計(jì)數(shù)模塊16和PWM調(diào)制模塊13， 串行通信模塊3包括基于MFC的通信界面20、基于硬件編程的串口通信18、 RS232接口電路 17,信號調(diào)理模塊4包括模數(shù)轉(zhuǎn)換芯片29、 Hall傳感器23、電流傳感器接口電路24、電流傳感 器25、位移傳感器26、位移傳感器接口電路27和模擬開關(guān)28, DSP模塊I接收來自FPGA模 塊2中的模數(shù)轉(zhuǎn)換控制模塊15通過第二 HPI模塊12讀取磁軸承轉(zhuǎn)子位移信號和電流信號以及 轉(zhuǎn)速計(jì)數(shù)模塊16中轉(zhuǎn)速計(jì)數(shù)信號到第一 HPI模塊8后，將轉(zhuǎn)速計(jì)數(shù)值傳給轉(zhuǎn)速計(jì)算模塊7通過 轉(zhuǎn)速計(jì)算公式
<formula>complex formula see original document page 7</formula>
得到轉(zhuǎn)速信號，并將位移信號和電流信號給控制算法處理模塊6結(jié)合轉(zhuǎn)速計(jì)算模塊7得到
的轉(zhuǎn)速通過先進(jìn)控制算法計(jì)算控制量，計(jì)算過程中需要通過EMIF模塊5實(shí)現(xiàn)DSP與外部存儲(chǔ)
器SDRAM和Flash的高速、頻繁通信，計(jì)算完畢后將控制量通過HPI接口傳至FPGA模塊2
中第二 HPI模塊12，再傳給PWM調(diào)制模塊13調(diào)用PWM調(diào)制算法進(jìn)行PWM調(diào)制，然后通過功放22，得到控制電流送至磁軸承線圈21，實(shí)現(xiàn)高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的高精度 控制。此外，串行通信模塊3主要完成剛度、阻尼等參數(shù)實(shí)時(shí)在線調(diào)節(jié)，其中串行通信控制模 塊11將上位機(jī)19改變的阻尼、剛度等參數(shù)值通過串行通信模塊3給第二 HPI模塊12并反饋給 上位機(jī)19,實(shí)現(xiàn)FPGA與上位機(jī)的實(shí)時(shí)在線通信。
如圖3所示為本發(fā)明的DSP工作流程圖，DSP首先通過EMIF從Flash中讀取初始化信息 進(jìn)行初始化，然后進(jìn)入工作模式，同時(shí)判斷是否有中斷，(1)當(dāng)有轉(zhuǎn)速脈沖中斷時(shí)FPGA根據(jù) 兩次霍爾信號的時(shí)間間隔計(jì)算飛輪轉(zhuǎn)速，沒有中斷時(shí)執(zhí)行空操作；(2)當(dāng)有位移、電流信號中 斷時(shí)，從DSP的相關(guān)地址讀取位移、電流信號，然后結(jié)合所計(jì)算的轉(zhuǎn)速用先進(jìn)控制算法進(jìn)行運(yùn) 算，最后通過HPI接口傳給FPGA進(jìn)行PWM調(diào)制，沒有中斷時(shí)執(zhí)行空操作；(3)當(dāng)有串口信 號時(shí)，HPI從FPGA中讀取改變的阻尼、剛度等參數(shù)值，然后重新調(diào)用控制算法進(jìn)行運(yùn)算，沒 有中斷時(shí)執(zhí)行空操作。假如有上述中斷請求且DSP處于中斷程序執(zhí)行過程中，則等待DSP執(zhí)行 完中斷服務(wù)程序后再對該中斷進(jìn)行處理。
如圖4所示為本發(fā)明的FPGA工作流程圖，系統(tǒng)首先加載整個(gè)控制程序，成功加載后進(jìn)入工 作模式。進(jìn)入工作模式后FPGA模塊首先判斷設(shè)定的采樣時(shí)間(10K 100K左右)是否到，如果 到了， FPGA模塊中模數(shù)轉(zhuǎn)換控制模塊15將觸發(fā)信號調(diào)理模塊中模數(shù)轉(zhuǎn)換芯片對位移信號和電流 信號進(jìn)行采樣，采樣結(jié)束后，F(xiàn)PGA模塊向DSP模塊發(fā)出中斷請求，通知DSP將電流和位移信號 存入FPGA相關(guān)寄存器，直到結(jié)果存取完畢后，F(xiàn)PGA模塊根據(jù)DSP給定的控制量和電流信號采 樣值進(jìn)行運(yùn)算得到PWM信號占空比的調(diào)節(jié)量，然后進(jìn)行PWM調(diào)制，最后輸出PWM調(diào)制信號。 另外，如果有串口信號，F(xiàn)PGA模塊將讀取改變的參數(shù)值；如果有轉(zhuǎn)速脈沖，則完成轉(zhuǎn)速計(jì)數(shù)。
如圖5所示為本發(fā)明的控制算法流程圖，首先采集參考輸入信號K"和跟蹤輸出及跟蹤微 分信號，都采集完畢后做差通過滑模函數(shù)計(jì)算式，
<formula>complex formula see original document page 8</formula> (1)
得到第Ar時(shí)刻的離散滑模函數(shù)S(A:)及其變化率必(^)，然后把S("和必(W作為模糊控
制器的輸入，模糊控制器輸出的絕對值作為滑?？刂破鞯脑鲆鎠—FOl結(jié)合得到的滑模函數(shù)S
作為滑?？刂坡傻妮斎?，通過滑?？刂坡?br> <formula>complex formula see original document page 8</formula>(2)
得到控制量，最后將控制量輸出到功放電路。其中上述滑?？刂坡墒腔陔x散型趨近律
<formula>complex formula see original document page 8</formula>(3)
推出，由于控制律(2)中/(的未知，在實(shí)際中可取其估計(jì)值代替，也可忽略不計(jì)以此說
明本方法的魯棒性。上面參^[說明如下，&為待定的二維行向量，
<formula>complex formula see original document page 9</formula>
,附為給定
的參考信號，根據(jù)控制需要而定，此處取<formula>complex formula see original document page 9</formula>。此夕卜，模糊控制器中， 定義模糊集PB-正大，Z0-零，NB^負(fù)大，模糊變量選擇正態(tài)分布的隸屬函數(shù)，模糊規(guī)則為 IfSisAanddSisBthenFOisC，最后利用重心法將模糊輸出精確化。而跟蹤輸出及跟蹤微分信 號通過非線性跟蹤微^^方程求取，即
<formula>complex formula see original document page 9</formula>
其中r為采樣時(shí)間，"(A:)為第Ar時(shí)刻的輸入信號，r為決定跟蹤快慢的參數(shù)，而/ 為輸入 信號被噪聲污染時(shí)，決定濾波效果的參數(shù)。/W函數(shù)由下面式子求得，
<formula>complex formula see original document page 9</formula>
，且^^/(J)為飽和函數(shù)，也可用符號函數(shù)代替，但抖振較大。 -r W(力
如圖6所示為本發(fā)明的FPGA芯片與其它器件信號連接的電路圖，該系統(tǒng)的協(xié)處理器采用 的FPGA芯片為Xilinx公司的XC3S400,該芯片采用50M的晶振作為系統(tǒng)時(shí)鐘，40萬個(gè)邏輯 門電路，16個(gè)18x18位的乘法器，能滿足PWM調(diào)制和A/D的高速采樣。而且具有豐富的1/0 資源，這樣使得FPGA與外圍芯片的接口非常方便。該芯片控制位移信號和電流信號的采樣， PWM調(diào)制算法根據(jù)DSP得到的控制量結(jié)合電流信號采樣值執(zhí)行功率模塊的控制算法，進(jìn)行 PWM調(diào)制后輸出給功放環(huán)節(jié)。
如圖7所示為本發(fā)明的DSP芯片與其它器件信號連接的電路圖，該系統(tǒng)的核心處理器是TI 公司的TMS320C67B系列浮點(diǎn)運(yùn)算DSP，用于控制算法處理和轉(zhuǎn)速計(jì)算。它支持32位浮點(diǎn)運(yùn) 算；采用VelociTI甚長指令字結(jié)構(gòu)，實(shí)現(xiàn)單周期發(fā)射多條指令，32位高性能EMIF提供了與外 部存儲(chǔ)器SDRAM和Flash的直接接口， HPI接口解決了高速DSP與慢速外設(shè)通信之間的矛盾， 實(shí)現(xiàn)高速計(jì)算與數(shù)據(jù)傳輸。而且有8個(gè)獨(dú)立的功能單元，采用流水線工作方式，可使多個(gè)指令 包(每包最多可達(dá)8條指令)交疊地在不同部件內(nèi)處理，太太提高了, DSP的,吞吐量，支持正EE標(biāo) 準(zhǔn)單精度和雙精度浮點(diǎn)運(yùn)算，每個(gè)周期執(zhí)行8條32位指令，2級高速緩存，時(shí)鐘頻率225MHz、 MIPS 1800M、 MFLOPS 1350M保證高速運(yùn)算能力。相比其它DSP芯片，它的計(jì)算、處理速度 非?？旌屯ㄐ潘俣饶軡M足現(xiàn)代復(fù)雜控制算法運(yùn)算速度的要求，實(shí)現(xiàn)高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁 軸承系統(tǒng)高精度控制。
如圖8所示為本發(fā)明的單個(gè)通道的位移、電流傳感器接口電路，位移傳感器得到的位移信 號經(jīng)過跟隨、偏置放大、二階濾波和跟隨實(shí)現(xiàn)比例變換、電平偏移后變?yōu)?V 5V電壓信號， 最后經(jīng)過抗混疊低通濾波去除高頻噪聲后送入模數(shù)轉(zhuǎn)換芯片29的輸入通道。同樣，電流傳感器 28得到的電流信號經(jīng)過跟隨、偏置放大、二階濾波和跟隨實(shí)現(xiàn)比例變換、電平偏移后變?yōu)镺V 5V電壓信號，最后經(jīng)過抗混疊低通濾波去除高頻噪聲后送入電流信號模數(shù)轉(zhuǎn)換芯片29的輸入 通道。
如圖9所示分別為本發(fā)明的串口接口電路和硬件程序設(shè)計(jì)流程圖，包括串口接口芯片圖9a 和硬件程序設(shè)計(jì)流程圖9b兩部分，其中串口接口芯片采用MAX232，主要實(shí)現(xiàn)電平轉(zhuǎn)換，由于 上位機(jī)與FPGA的高低電平的值不一樣，上位機(jī)為負(fù)邏輯，用正負(fù)電壓表示邏輯狀態(tài)，邏輯"l"--3V -15V，邏輯"0"= 3V 15V，而FPGA為TTL電平，高電平為2.8V 3.3V，低電平為0 0.4V,所以必須進(jìn)行電平轉(zhuǎn)換。硬件程序設(shè)計(jì)流程由發(fā)送和接收兩部分組成，首先FPGA收到 串口信號，先對起始位進(jìn)行采樣和可靠性判斷，如果可靠，則對每個(gè)數(shù)據(jù)位進(jìn)行采樣和可靠性 判斷，然后串行輸入至輸入移位寄存器，接下來并行傳給接收緩沖器，通過內(nèi)部總線并行輸入 至發(fā)送緩沖器，最后串行輸出之上位機(jī)。另外，設(shè)計(jì)發(fā)送部分目的是為了判斷FPGA所接收數(shù) 據(jù)的準(zhǔn)確性，上位機(jī)程序則是基于1^ (:由￥€++實(shí)現(xiàn)，達(dá)到了參數(shù)實(shí)時(shí)在線調(diào)節(jié)，方便了控制 系統(tǒng)調(diào)試。
如圖10a和10b所示為本發(fā)明的第一HPI模塊和第二HPI模塊讀、寫操作工作流程圖，HPI 是一種數(shù)據(jù)寬度為16bit的并行端口，為了滿足DSP與FPGA接口而專門設(shè)計(jì)的，實(shí)現(xiàn)DSP與 FPGA之間并行、高速的數(shù)據(jù)傳輸。FPGA通過第二 HPI模塊可直接訪問DSP的全部片上的RAM (最高數(shù)據(jù)傳輸速率可達(dá)20M byte/s)而不影響DSP的其它操作。主處理器DSP對第一 HPI模 塊的訪問由內(nèi)外兩部分組成，其中外部主要為FPGA與HPI寄存器交換數(shù)據(jù)，而內(nèi)部則用于為 HPI寄存器與DSP存儲(chǔ)單元交換數(shù)據(jù)(由DMA自動(dòng)完成)，而且在進(jìn)行數(shù)據(jù)實(shí)時(shí)通信時(shí)，DSP 與FPGA可以通過中斷信號進(jìn)行握手。第一 HPI模塊內(nèi)部加入了兩個(gè)8級深度的讀寫緩沖，可 以執(zhí)行地址自增的讀寫操作，提高了讀寫操作的吞吐量。第一HPI模塊內(nèi)部有3個(gè)寄存器，分 別是控制寄存器HPIC，地址寄存器HPIA和數(shù)據(jù)寄存器HPID。這3個(gè)寄存器可以直接被FPGA 訪問，F(xiàn)PGA每執(zhí)行一次對DSP內(nèi)部存儲(chǔ)空間的訪問，都必須先對控制寄存器和地址寄存器寫 入相應(yīng)的值，然后才能對數(shù)據(jù)寄存器進(jìn)行讀寫操作。第一HPr模塊和第二HPr模塊的外部接口 由數(shù)據(jù)總線HD[15:0]以及一部分用于描述和控制HPI的控制信號組成，這些控制信號包括 HCNTL[1:0]: HPI控制寄存器，用于控制HPI的操作類型；
HHWIL:半字節(jié)控制寄存器，用于控制傳輸?shù)母叩妥止?jié)，"0"， "l"分別表示一次字傳輸?shù)?第一個(gè)半字和第二個(gè)半字；
HR/W#: HPI讀/寫選擇，用于控制FPGA對DSP的讀寫；
HRDY#: DSP就緒狀態(tài)標(biāo)志；
HINT#: HPI中斷控制寄存器，由PSP向FPGA發(fā)出中斷；
HAS#:地址/數(shù)據(jù)復(fù)用選通，用于區(qū)別地址/數(shù)據(jù)復(fù)用總線的數(shù)據(jù)與地址；
HDS1#， HDS2#， HCS#:數(shù)據(jù)選通輸入，共同作用產(chǎn)生一個(gè)HPI內(nèi)部選通信號HSTROBE#， 其邏輯關(guān)系為[N0T(HDS1# XOR HDS2#)] OR HCS#。
HPI寫操作的工作流程如圖10a所示(1)首先設(shè)置HCNTL、 HHWIL和HR/W^等控制信 號，以初始化第一 HPI模塊，準(zhǔn)備與FPGA進(jìn)行通信;(2)變化HDSW或HDS2弁，使得HSTROBE# 信號產(chǎn)生一個(gè)下降沿，DSP將在這個(gè)下降沿采樣控制信號HCNTL、 HHWIL和HR/W仏并扇出 HRDY#，使FPGA進(jìn)入等待狀態(tài)，直到HRDY^產(chǎn)生下降沿，以使要寫入DSP的數(shù)據(jù)到達(dá)第二 HPI模塊的數(shù)據(jù)總線上；(3)控制HSTROBE^產(chǎn)生一個(gè)上升沿，此時(shí)DSP采樣HD[15:0]上的數(shù) 據(jù)送入HPID寄存器，完成第一個(gè)半字的寫入；(4)DSP在HSTROBE^的下降沿采樣控制信號， 在HSTROBE存的上升沿采樣數(shù)據(jù)總線HD[15:0]的數(shù)據(jù)送入HPID，完成第二個(gè)半字的寫入。
HPI讀操作工作流程如圖10b所示(1)首先設(shè)置HCNTL、 HHWIL和HR7W存等控制信號， 以初始化第一 HPI模塊，準(zhǔn)備與FPGA進(jìn)行通信；(2)變化HDS1弁或HDS2#，使得HSTROBE# 信號產(chǎn)生一個(gè)下降沿，DSP將在這個(gè)下降沿采樣控制信號HCNTL、 HHWIL和HR/WA并扇出 HRDY#，使FPGA進(jìn)入等待狀態(tài)，直到HRDY弁產(chǎn)生下降沿，以使DSP的數(shù)據(jù)到達(dá)第二 HPI模 塊的數(shù)據(jù)總線上；(3)控制HSTROBE^產(chǎn)生一個(gè)上升沿，此時(shí)FPGA采樣由HPID寄存器送出 的HD[15:0]上的數(shù)據(jù)，完成第一個(gè)半字的讀出；(4) DSP在HSTROBE弁的下降沿采樣控制信號， FPGA在HSTROBE井的上升沿采樣由HPID寄存器送出的數(shù)據(jù)總線HD[15:0]上的數(shù)據(jù)，完成第 二個(gè)半字的讀出。
如圖11所示為本發(fā)明的EMIF工作流程圖，DSP在訪問外部存儲(chǔ)器時(shí)必須通過外部存儲(chǔ)器 接口EMIF，由于EMIF的強(qiáng)大功能，不僅具有很高的數(shù)據(jù)吞吐率，而且可以與不同類型的同步、 異步器件進(jìn)行無縫連接，使硬件接口電路簡單，調(diào)試方便。當(dāng)外部存儲(chǔ)器Flash與SDRAM直接 通信時(shí)運(yùn)用EDMA的方式進(jìn)行數(shù)據(jù)傳輸，EDMA控制器完成兩者存儲(chǔ)空間內(nèi)的數(shù)據(jù)搬移而不通 過DSP中CPU,這樣可以最大限度地節(jié)省CPU的資源，提高整個(gè)系統(tǒng)的運(yùn)算速度。
EMIF接口的工作流程為(1)設(shè)置SDRAM、 Flash的地址空間、接口寬度與工作頻率， 對EMIF接口進(jìn)行初始化；(2)設(shè)置BE[1:0]進(jìn)行片選，以分別對SDRAM和FLASH進(jìn)行讀寫 操作。
SDRAM寫操作(1)將要寫入的地址送至地址總線；(2)將要寫入的數(shù)據(jù)送至數(shù)據(jù)總線； (3)寫信號有效，完成本次寫操作。
SDRAM讀操作(1)將要讀取的地址送至地址總線；(2)讀信號有效；(3)將數(shù)據(jù)總線上 的數(shù)據(jù)送至DSP，完成本次讀操作。
FLASH寫操作(1)將要寫入的地址送至地址總線；(2)擦除要寫入地址單元的內(nèi)容；(3) 將要寫入的數(shù)據(jù)送至數(shù)據(jù)總線；(4)寫信號有效，完成本次寫操作。
FLASH讀操作(1)將要讀取的地址送至地址總線；(2)讀信號有效；(3)將數(shù)據(jù)總線上 的數(shù)據(jù)送至DSP，完成本次讀操作。
本發(fā)明雖為高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，但也可以作為一種通用的磁軸 承數(shù)字控制平臺(tái)作為其他磁軸承系統(tǒng)的控制器，應(yīng)用者可以根據(jù)其特殊的應(yīng)用領(lǐng)域通過修改軟 件來靈活方便地實(shí)現(xiàn)其功能。另外，離散模糊自適應(yīng)滑模控制算法可用其他高精度算法代替， 而且本算法也可用于其它磁軸承系統(tǒng)高精度控制的場合。
權(quán)利要求
1、一種集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，其特征在于包括DSP模塊(1)與FPGA模塊(2)、外部存儲(chǔ)器SDRAM(10)和Flash(9)相連，通過HPI接口(30)實(shí)現(xiàn)與FPGA模塊(2)高速實(shí)時(shí)通信，DSP模塊(1)接收來自FPGA模塊(2)的位移信號、電流信號和轉(zhuǎn)速計(jì)數(shù)值進(jìn)行轉(zhuǎn)速計(jì)算以及控制算法處理，計(jì)算得到控制量，計(jì)算過程中不斷與外部存儲(chǔ)器SDRAM(10)和Flash(9)進(jìn)行高速通信，而且通過HPI接口(30)從FPGA模塊(2)中讀取改變的參數(shù)值，實(shí)現(xiàn)參數(shù)實(shí)時(shí)在線修改；FPGA模塊(2)與DSP模塊(1)、串行通信模塊(3)和信號調(diào)理模塊(4)相連，用于對信號調(diào)理模塊(4)中轉(zhuǎn)速計(jì)數(shù)以及對位移和電流信號進(jìn)行采樣，通過HPI接口(30)向DSP模塊(1)發(fā)中斷讀取轉(zhuǎn)速計(jì)數(shù)值和采樣值，并根據(jù)DSP模塊(1)給定的控制量進(jìn)行PWM調(diào)制；同時(shí)將串行通信模塊(3)發(fā)送的調(diào)節(jié)參數(shù)經(jīng)串并轉(zhuǎn)換后傳輸至DSP模塊(1)，實(shí)現(xiàn)參數(shù)實(shí)時(shí)在線調(diào)節(jié)；串行通信模塊(3)與上位機(jī)(19)實(shí)現(xiàn)控制系統(tǒng)調(diào)試的可視化，與FPGA模塊(2)的實(shí)時(shí)在線通信，從而達(dá)到對磁軸承剛度、阻尼控制參數(shù)的在線調(diào)節(jié)與實(shí)時(shí)顯示；信號調(diào)理模塊(4)與FPGA模塊(2)相連，其中位移傳感器接口電路(27)和電流傳感器接口電路(24)用于將由電流傳感器(25)輸入的電流信號和位移傳感器(26)輸入的位移信號轉(zhuǎn)換成0～5V的電壓信號，控制模擬開關(guān)(28)和模數(shù)轉(zhuǎn)換芯片(29)對由電流傳感器(25)輸入的電流信號和位移傳感器(26)輸入的位移信號進(jìn)行采樣，得到0～5V數(shù)字化的電流信號和位移信號，濾波后傳給FPGA模塊(2)，Hall傳感器(23)將0～5V的飛輪轉(zhuǎn)速信號轉(zhuǎn)換為0～3.3V的飛輪轉(zhuǎn)速信號輸出給FPGA模塊(3)。
2、 根據(jù)權(quán)利要求1所述的集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，其特征在 于所述的DSP模塊(1)主要包括控制算法處理模塊(6)、轉(zhuǎn)速計(jì)算模塊(7)、 EMIF模塊(5) 和第一HPI模塊(8)，其中第一HPI模塊(8)接收來自FPGA模塊(2)的位移信號、電流信 號和轉(zhuǎn)速計(jì)數(shù)值，將轉(zhuǎn)速計(jì)數(shù)值送至轉(zhuǎn)速計(jì)算模塊(7)根據(jù)測速邏輯進(jìn)行轉(zhuǎn)速計(jì)算，控制算法 處理模塊(6)接收來自第一HPI模塊(8)的位移信號和電流信號以及轉(zhuǎn)速計(jì)算模塊(7)得到 的轉(zhuǎn)速調(diào)用先進(jìn)控制算法進(jìn)行運(yùn)算，控制算法處理模塊(6)在計(jì)算過程中，通過EMIF模塊(5) 不斷的與外部存儲(chǔ)器SDRAM (10)和Flash (9)進(jìn)行高速、頻繁通信，最后控制算法處理模塊(6)計(jì)算得到的控制量再給第一HPI模塊(8)通過HPI接口 (30)傳給FPGA模塊(2)。
3、 根據(jù)權(quán)利要求1所述的集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，其特征在 于所述的FPGA模塊(2)包括串行通信控制模塊(1.1)、第二HPI模塊(12)、模數(shù)轉(zhuǎn)換控制模塊(15)、模擬開關(guān)控制模塊(14)、轉(zhuǎn)速計(jì)數(shù)模塊(16)和PWM調(diào)制模塊(13)，其中轉(zhuǎn)速 計(jì)數(shù)模塊(16)得到的計(jì)數(shù)值傳給第二HPI模塊(12),模數(shù)轉(zhuǎn)換控制模塊(15)和模擬開關(guān)控 制模塊(14)主要完成位移與電流信號的采樣及轉(zhuǎn)換，將得到的位移和電流信號給第二HPI模 塊(12)，串行通信控制模塊(11)將上位機(jī)改變的參數(shù)值傳給第二HPI模塊(12)并反饋給上 位機(jī)(19)，實(shí)現(xiàn)FPGA與上位機(jī)(19)的實(shí)時(shí)在線通信，第二 HPI模塊(12)接收來自DSP 模塊(1)得到的控制量傳給PWM調(diào)制模塊(13)完成PWM調(diào)制，且FPGA模塊(2)與DSP 模塊U)并行工作。
4、 根據(jù)權(quán)利要求1所述的集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，其特征在 于所述的串行通信模塊(3)包括基于MFC的通信界面(20)、基于硬件編程的審口通信(18) 和RS232接口電路(17)，其中RS232接口電路(17)完成上位機(jī)(19)與FPGA模塊(2)的 電平轉(zhuǎn)換，基于MFC的通信界面(20)與上位機(jī)(19)實(shí)現(xiàn)控制系統(tǒng)調(diào)試的可視化，并通過基 于硬件編程的串口通信(18)與FPGA模塊(2)的實(shí)時(shí)在線通信，實(shí)現(xiàn)了各個(gè)環(huán)節(jié)參數(shù)的在線 調(diào)節(jié)，滿足了系統(tǒng)實(shí)時(shí)在線修改參數(shù)的要求。
5、 根據(jù)權(quán)利要求2^f述的集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，其特征在 于所述的控制算法處理模塊(6)與轉(zhuǎn)速計(jì)算模塊(7)、第一HPI模塊(8)和EMIF模塊(5) 相連，主要用于控制算法的處理，控制算法釆用離散模糊自適應(yīng)滑?？刂品椒?，其中模糊控制 器的輸入為滑模函數(shù)5*(^) = 5^ = 5;[/ (^)-1(^)]及其變化率^^(幻，輸出的絕對值作為滑?？刂破鞯脑鲆?，滑模控制器則基于離散型趨近律推出，位移傳感器的輸出 y - ^ = IX^，;^,;^,;^r作為非線性微分跟蹤器的輸入，采用非線性微分跟蹤器的輸出Z 代替狀態(tài)Z，實(shí)現(xiàn)全狀態(tài)反饋，從而完成高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承的高精度控制。
全文摘要
一種集成化高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承數(shù)字控制系統(tǒng)，主要包括DSP模塊、FPGA模塊、串行通信模塊和信號調(diào)理模塊，其中DSP模塊主要完成先進(jìn)控制算法的處理和轉(zhuǎn)速計(jì)算，F(xiàn)PGA模塊則主要完成位移和電流信號采樣、轉(zhuǎn)速計(jì)數(shù)，并對控制量進(jìn)行PWM調(diào)制，通過功放生成磁軸承線圈所需的控制電流，從而實(shí)現(xiàn)對高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的高精度控制。此外，串行通信模塊主要完成上位機(jī)與FPGA實(shí)時(shí)通信，信號調(diào)理模塊對采集的位移和電流信號進(jìn)行偏置、放大并進(jìn)行濾波，輸出給FPGA模塊。本數(shù)字控制系統(tǒng)不但具備很強(qiáng)的運(yùn)算能力和很高的通信速度，而且實(shí)現(xiàn)了上位機(jī)與FPGA實(shí)時(shí)通信，進(jìn)一步提高了高溫超導(dǎo)磁懸浮儲(chǔ)能飛輪磁軸承系統(tǒng)的控制精度。
文檔編號F16C32/04GK101196213SQ20071030423
公開日2008年6月11日 申請日期2007年12月26日 優(yōu)先權(quán)日2007年12月26日
發(fā)明者剛 劉, 彬 劉, 通 文, 李彩鳳, 潘明健 申請人:北京航空航天大學(xué)