電沉積組合物和使用所述組合物涂覆半導(dǎo)體襯底的方法
【專利說明】
[0001] 本申請是申請日為2009年5月4日、發(fā)明名稱為"電沉積組合物和使用所述組合 物涂覆半導(dǎo)體襯底的方法"的申請?zhí)枮?00980116351. 6的專利申請的分案申請。
技術(shù)領(lǐng)域
[0002] 總體而言，本發(fā)明涉及電沉積組合物，該組合物使用銅涂覆襯底表面、特別是涂覆 由電阻抗性材料構(gòu)成的表面，其特別用于涂覆對抗銅擴散的阻擋層（barrier layer)。
【背景技術(shù)】
[0003] 本發(fā)明主要可用于微電子學(xué)領(lǐng)域，用于通孔（"硅通孔"或"晶圓通孔"或"貫穿晶 圓的互連線"）的金屬化，這些通孔是電子"芯片"（或"芯片塊"）三維（3D)集成或垂直集 成的基礎(chǔ)。本發(fā)明也可用于電子學(xué)的其它領(lǐng)域，在這些領(lǐng)域中，具有通孔的襯底和形成對抗 銅擴散屏障的層需要用銅層覆蓋。在此上下文中會提到的實例是印刷電路（"印刷電路板" 或"印刷線路板"）中的互連元件的制造、或集成電路或微系統(tǒng)（"微機電系統(tǒng)"）中的無源 元件（比如電感器）或機電元件的制造。
[0004] 現(xiàn)代電子系統(tǒng)大多由多個集成電路組成，每個集成電路完成一種或多種功能。例 如，計算機具有至少一個微處理器和多個存儲電路。各個集成電路通常對應(yīng)于在其自身"封 裝（package)"中的電子芯片。集成電路焊接或插入于例如在集成電路之間提供連接的"印 刷電路板"（或"PCB"）上。
[0005] 對于最近幾代集成電路，對增大功能密度的持續(xù)需求使得系統(tǒng)根據(jù)"片上系統(tǒng)"的 構(gòu)思而設(shè)計。所有執(zhí)行系統(tǒng)的功能集合所必需的部件（components)和電路模塊則在相同 的芯片上生產(chǎn)，而不使用印刷電路的支持。然而，實際上很難獲得高性能的"片上系統(tǒng)"，因 為制造例如邏輯電路和存儲電路的方法實質(zhì)上非常不同。
[0006] 因此，"片上系統(tǒng)"這一途徑需要在同一芯片上產(chǎn)生的多種功能的性能之間接受折 中。此外，這樣的芯片的尺寸及其制造產(chǎn)率將要達到其經(jīng)濟可行性的極限。
[0007] 另一途徑在于在相同的封裝內(nèi)制造提供多個集成電路的互連的模塊，在此情況 下，該集成電路可以屬于相同的半導(dǎo)體襯底或不同的襯底。因此，如此獲得的封裝、即"多芯 片模塊"（或"MCM"）是單元件的形式。對于"MCM"襯底，存在多種技術(shù)，例如層疊、陶瓷。 在所有情況下，"MCM"方式可以獲得較高的互連密度，因此可以獲得比傳統(tǒng)的"PCB"方式更 好的性能。然而，"MCM"方式與"PCB"方式并非從根本上不同。除封裝的體積和重量外， "MCM"的性能還受限于寄生元件，該寄生元件和襯底的連接長度有關(guān)，并與將襯底或芯片連 接至封裝的"引腳"的連接線（"引線接合（wire bonding)"）有關(guān)。
[0008] 借助于使用三維（3D)集成或垂直集成，芯片通過垂直互連"層疊"并連接在一起。 所獲得的層疊具有有源部件或芯片的多個層或階層（strata)，且構(gòu)成三維集成電路（"3D 集成電路"或"3D 1C"）。
[0009] 3D集成的益處同時涉及：
[0010] (1)性能改進，例如傳輸時間和耗散功率減少、與各個功能塊之間的通訊加快相關(guān) 的系統(tǒng)的運行速度的提高、各個功能塊的通帶增大、抗噪性（noise immunity)增大；
[0011] (2)成本改進，例如集成密度增大、由于使用了最適合于各個功能塊的電子芯片的 生產(chǎn)方法而使得制造產(chǎn)率更好、可靠性增大；以及
[0012] (3)通過層疊異質(zhì)技術(shù)（或共集成），即：使用不同的材料和/或不同的功能元件， 提供了生產(chǎn)大規(guī)模集成系統(tǒng)的可能性。
[0013] 如今，3D集成經(jīng)證明是常規(guī)方式不可缺少的可選途徑，常規(guī)方式就性能、功能多樣 化和生產(chǎn)成本而言將要達到它們的極限。在層疊（例如通過粘結(jié)）后，芯片可通過連接線 單獨連接至封裝的引腳。然而，只能通過采用通孔獲得高互連密度的芯片互連。3D集成的 原理和優(yōu)勢已記載于例如：A. W. Topol, D. C. La Tulipe, L. Shi, D. J. Frank, K. Bernstein, S. E. Steen, A. Kumar, G. U. Singco, A. M. Young, K. W. Guarini 和 M. Leong，"Three-dimensional integrated circuits"IBM Journal Res. &Dev.，vol. 50, No 4/5,2006 年 7 月 /9 月，491-506 頁。
[0014] 硅"晶圓"的減薄、層之間的對準(zhǔn)（alignment)、層的"結(jié)合"、各層內(nèi)通孔的蝕刻和 金屬化是用于生產(chǎn)三維集成電路所必需的基本技術(shù)。
[0015] 通過在制造通孔前減薄娃晶圓，可生廣二維集成電路（例如美國專利No 7, 060, 624 和 7, 148, 565)。
[0016] 通孔的蝕刻和金屬化也可在減薄硅晶圓前進行（例如美國專利No7, 060, 624和 7, 101，792)。在此情況下，將通孔蝕刻至硅中，然后在減薄硅晶圓前，將通孔金屬化至所需 深度。因此，通孔在其金屬化期間是封閉的，或稱"盲孔（blind via)"。
[0017] 銅的良好導(dǎo)電性及其對電迀移現(xiàn)象（故障的主要原因）的高阻抗性（也就是說在 電流密度的影響下幾乎沒有銅原子的迀移）使它特別成為用于通孔金屬化的可選材料。
[0018] 通常以類似于"鑲嵌法（Damascene process) "（在微電子學(xué)領(lǐng)域中制造用于互連 集成電路的元件）的方式生產(chǎn)通孔，步驟如下：
[0019] -蝕刻進入硅晶圓的孔或穿過硅晶圓的孔；
[0020] -沉積絕緣電介質(zhì)層（通常例如由氧化硅或氮化硅構(gòu)成）；
[0021] -沉積用于防止銅迀移的阻擋層或"襯層（liner) "（通常由例如鉭（Ta)、鈦（Ti)、 氮化鉭（TaN)、氮化鈦（TiN)、鈦化鶴（TiW)和碳氮化鶴（tungsten nitride or carbide) (WCN)或這些金屬的組合構(gòu)成）；
[0022] -沉積金屬銅薄層，稱為"種子層（seed layer) " ；
[0023] -通過銅的電沉積來填充通孔；以及
[0024] -通過化學(xué)-機械拋光除去過量的銅。
[0025] 沉積阻擋層、種子層以及填充并拋光銅的步驟實現(xiàn)通孔的金屬化。
[0026] 阻擋層通常阻抗過高，以至于不能通過直接的電化學(xué)手段使銅以晶圓規(guī)模均一或 均勻地沉積，這種現(xiàn)象是本領(lǐng)域技術(shù)人員所熟知術(shù)語為歐姆降（ohmic drop)的現(xiàn)象。阻擋 層的高阻抗是構(gòu)成阻擋層的金屬（例如金屬氮化物）的高電阻率的結(jié)果。
[0027] 因此，在通過銅的電沉積而進行填充的步驟前，需要用稱為種子層的金屬銅薄層 (通過非電化學(xué)方法）覆蓋阻擋層。
[0028] 類似于阻擋層，該種子層目前通過"物理氣相沉積"或"化學(xué)氣相沉積"方法（PVD 和CVD)生產(chǎn)。
[0029] 化學(xué)氣相沉積（CVD)可以獲得銅的保形層（conformal layer)，也就是說可以獲 得精確依照待涂覆表面的拓撲形狀的層，且對于寬范圍的形狀因子（"長寬比"）均如此。
[0030] 然而，通過化學(xué)氣相沉積形成的銅層無法很好地粘附于擴散阻擋層。實際上，這限 制了這類方法的優(yōu)勢，因為為了保證通孔的可靠性，需要銅和阻擋層之間具有強的粘附性。
[0031] 此外，使用化學(xué)氣相沉積的方法相對昂貴，這是因為消耗品（前體）、實施該方法 所需設(shè)備的成本高而該方法的產(chǎn)率低。
[0032] 目前從工業(yè)觀點來看，優(yōu)選物理氣相沉積（PVD)，因為該方法可以涂覆具有高電阻 率的表面，銅在阻擋層上的粘附性比用CVD類方法獲得的粘附性更好。
[0033] 通過PVD沉積的涂層厚度和從待涂覆表面觀察的立體角（solid angle)成正比。 為此，具有凸出角（projecting angle)的表面部分比具有凹陷角（re-entrant angle)的 表面部分覆蓋了更厚的層。其結(jié)果是通過物理氣相沉積形成的銅種子層不保形，因此它們 并非在襯底表面上的每一點都具有均一的厚度。
[0034] 特別地，為了獲得具有垂直剖面（vertical profile)的孔，高密度三維集成電路 需要使用各向異性的硅蝕刻方法。硅的各向異性蝕刻（例如美國專利No 5, 501，893)經(jīng)常 得到桶狀（"弓形"）、粗糙、帶凹槽或條紋（"扇貝形"）的剖面。因此，可用厚度不足的種 子層使層的側(cè)面部分地裸露或覆蓋，然后造成帶有材料缺陷（"空隙"）的不完善的后續(xù)填 充。此外，在圖案側(cè)面上形成的種子層固有地具有不同于襯底平表面上所沉積的種子層的 粘附性。這可導(dǎo)致可靠性性能降低。換言之，保形性缺陷不僅通過厚度差異顯現(xiàn)出來；它也 可導(dǎo)致層在通孔側(cè)上的連續(xù)性和粘附性的缺陷。
[0035] 這些缺點使得很難將PVD技術(shù)用于對形狀因子可能很高的高密度三維集成電路 的通孔進行金屬化。
[0036] 在這種情況下，迫切地需要提供化學(xué)氣相沉積方法或物理氣相沉積方法的替代方 法。傳統(tǒng)上使用的金屬電沉積技術(shù)不能令人滿意地滿足該需求，因為該技術(shù)不能在阻抗性 襯底上使用，因此它們不適合于銅種子層的生產(chǎn)。
[0037] 事實上，迄今為止，傳統(tǒng)的銅的電沉積主要通過對晶圓施加電流而用于填充通 孔