一種fpga輸出引腳復(fù)用電路、方法及設(shè)備的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于電路設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種FPGA輸出引腳復(fù)用電路、方法及設(shè) 備。
【背景技術(shù)】
[0002] 在現(xiàn)場(chǎng)可編程門(mén)陣列（Field - Programmable Gate Array，F(xiàn)PGA)的邏輯設(shè)計(jì)中， 為了將不同的邏輯功能實(shí)現(xiàn)，設(shè)計(jì)者會(huì)將每種分立的邏輯功能設(shè)計(jì)成一個(gè)always塊，在塊 中完成對(duì)這些分立的邏輯功能的實(shí)現(xiàn)，每個(gè)always塊只能對(duì)塊中所涉及的外部引腳進(jìn)行 賦值操作，一旦某些FPGA引腳在一個(gè)塊中被賦值操作后，其他always塊將不能對(duì)此引腳進(jìn) 行賦值操作，這樣就帶來(lái)一個(gè)問(wèn)題，對(duì)于某些外部引腳可能需要在兩個(gè)always塊中進(jìn)行賦 值，比如對(duì)存儲(chǔ)器的讀寫(xiě)操作，即需要在讀和寫(xiě)這兩個(gè)always邏輯塊中進(jìn)行分別的地址賦 值，但是在FPGA的硬件語(yǔ)言語(yǔ)法中，如果在這兩個(gè)塊中都出現(xiàn)了對(duì)該地址引腳的賦值，則 編譯過(guò)程中會(huì)報(bào)錯(cuò)。
[0003]目前對(duì)于兩個(gè)always塊控制同一個(gè)引腳，現(xiàn)有方法是利用組合邏輯，在兩個(gè) always塊中分別控制第一級(jí)的寄存器，然后再設(shè)計(jì)一個(gè)用于判斷always塊，而判斷always 塊有以下兩個(gè)設(shè)計(jì)方案：
[0004] 第一種，以?xún)蓚€(gè)第一級(jí)的寄存器變化作為敏感事件，根據(jù)對(duì)應(yīng)的狀態(tài)機(jī)提示，將對(duì) 應(yīng)的第一級(jí)寄存器數(shù)據(jù)賦值給引腳，以下是具體硬件描述語(yǔ)言Verilog HDL的邏輯代碼：
[0005]
[0006]
【主權(quán)項(xiàng)】
1. 一種FPGA輸出引腳復(fù)用電路，其特征在于，包括：FPGA、塊輸出單元和輸出控制單 元，所述塊輸出單元包括第一塊輸出模塊和第二塊輸出模塊，所述第一塊輸出模塊和第二 塊輸出模塊連接于同一所述FPGA的輸出引腳，所述輸出控制單元分別與所述第一塊輸出 模塊和第二塊輸出模塊電連接，用于控制所述第一塊輸出模塊和第二塊輸出模塊的輸出以 使引腳輸出復(fù)用。
2. 如權(quán)利要求1所述的一種FPGA輸出引腳復(fù)用電路，其特征在于，所述第一塊輸出模 塊和第二塊輸出模塊均為三態(tài)門(mén)，其中，所述第一塊輸出模塊或第二塊輸出模塊的輸入由 不同always塊控制。
3. 如權(quán)利要求1或2所述的一種FPGA輸出引腳復(fù)用電路，其特征在于，所述塊輸出單 元為反相器，用于隔開(kāi)所述第一塊輸出模塊和第二塊輸出模塊的使能腳，其中，第一 always 塊通過(guò)所述第一塊輸出模塊進(jìn)行賦值，所述反相器直接關(guān)閉第二always塊控制的第二塊 輸出模塊的使能腳，在所述第一塊輸出模塊不需要賦值時(shí)，關(guān)閉所述第一塊輸出模塊的使 能腳，打開(kāi)第二塊輸出模塊的使能腳進(jìn)行第二always塊的賦值。
4. 一種FPGA輸出引腳復(fù)用方法，其特征在于，包括： 第一 always塊通過(guò)第一塊輸出模塊進(jìn)行賦值時(shí)，輸出控制單元直接關(guān)閉第二always 塊控制的第二塊輸出模塊的使能腳； 所述第一塊輸出模塊不需要賦值時(shí)，關(guān)閉所述第一塊輸出模塊的使能腳，打開(kāi)第二塊 輸出模塊的使能腳進(jìn)行第二always塊的賦值。
5. -種FPGA輸出引腳復(fù)用設(shè)備，包括權(quán)利要求1所述的一種FPGA輸出引腳復(fù)用電路， 其特征在于，所述電路包括FPGA、塊輸出單元和輸出控制單元，所述塊輸出單元包括第一塊 輸出模塊和第二塊輸出模塊，所述第一塊輸出模塊和第二塊輸出模塊連接于同一所述FPGA 的輸出引腳，所述輸出控制單元分別與所述第一塊輸出模塊和第二塊輸出模塊電連接，用 于控制所述第一塊輸出模塊和第二塊輸出模塊的輸出以使引腳輸出復(fù)用。
6. 如權(quán)利要求5所述的一種FPGA輸出引腳復(fù)用設(shè)備，其特征在于，所述第一塊輸出模 塊和第二塊輸出模塊均為三態(tài)門(mén)，其中，所述第一塊輸出模塊或第二塊輸出模塊的輸入由 不同always塊控制。
7. 如權(quán)利要求5或6所述的一種FPGA輸出引腳復(fù)用設(shè)備，其特征在于，所述塊輸出單 元為反相器，用于隔開(kāi)所述第一塊輸出模塊和第二塊輸出模塊的使能腳，其中，第一 always 塊通過(guò)所述第一塊輸出模塊進(jìn)行賦值，所述反相器直接關(guān)閉第二always塊控制的第二塊 輸出模塊的使能腳，在所述第一塊輸出模塊不需要賦值時(shí)，關(guān)閉所述第一塊輸出模塊的使 能腳，打開(kāi)第二塊輸出模塊的使能腳進(jìn)行第二always塊的賦值。
【專(zhuān)利摘要】本發(fā)明適用于電路設(shè)計(jì)技術(shù)領(lǐng)域，提供了一種FPGA輸出引腳復(fù)用電路、方法及設(shè)備，所述電路包括：FPGA、塊輸出單元和輸出控制單元，所述塊輸出單元包括第一塊輸出模塊和第二塊輸出模塊，所述第一塊輸出模塊和第二塊輸出模塊連接于同一所述FPGA的輸出引腳，所述輸出控制單元分別與所述第一塊輸出模塊和第二塊輸出模塊電連接，用于控制所述第一塊輸出模塊和第二塊輸出模塊的輸出以使引腳輸出復(fù)用。本發(fā)明，利用一個(gè)反向器將兩個(gè)三態(tài)門(mén)的使能腳區(qū)分，保證了一個(gè)三態(tài)門(mén)在使能時(shí)另外一個(gè)三態(tài)門(mén)關(guān)閉，有效地隔絕另外一個(gè)always塊的干擾，不至于使兩個(gè)輸出同時(shí)作用于引腳，同時(shí)，提高了引腳數(shù)據(jù)處理速度，減少了系統(tǒng)的時(shí)延。
【IPC分類(lèi)】G06F9-44
【公開(kāi)號(hào)】CN104750481
【申請(qǐng)?zhí)枴緾N201510105117
【發(fā)明人】詹凱, 覃正笛, 陳昕, 彭玨
【申請(qǐng)人】深圳大學(xué)
【公開(kāi)日】2015年7月1日
【申請(qǐng)日】2015年3月10日