本發(fā)明涉及半導體技術領域，尤其涉及一種高電子遷移率晶體管及制備方法。

背景技術：

第三代寬禁帶半導體材料因其優(yōu)異的性能得到了飛速發(fā)展。由于AlGaN/GaN異質(zhì)結(jié)壓電極化和自發(fā)極化作用，半導體氮化鎵的異質(zhì)結(jié)構(gòu)的溝道具有高電子(二維電子氣)濃度、高電子遷移率及高電子飽和速度。目前，氮化鎵高電子遷移率晶體管包括耗盡型器件，或稱為常開器件，以及與常開器件相對應的增強型器件，或稱為常關器件。

但是，耗盡型器件的應用有局限性，而增強型氮化鎵高電子遷移率晶體管是高速開關、高溫GaN數(shù)字電路和射頻集成電路的重要組成部分。氮化鎵高電子遷移率晶體管屬于平面溝道場效應晶體管。該器件工作原理上不同于MESFET和MOSFET的主要之處是：氮化鎵高電子遷移率晶體管源漏間導電溝道是器件結(jié)構(gòu)中自然形成的二維電子氣(Two-dimensional electron gas,2DEG)，而MESFET是摻雜薄層，MOSFET是場致反型層。在氮化鎵高電子遷移率晶體管中，可通過調(diào)整柵極電壓來改變2DEG的電子濃度，從而控制器件的工作狀態(tài)。

目前，比較常用的制備增強型氮化鎵高電子遷移率晶體管的方法包括采用沉柵結(jié)構(gòu)形成凹槽型器件，或柵極金屬接觸區(qū)氟等離子轟擊處理，或形成柵下p型GaN蓋帽層。但由于沉柵結(jié)構(gòu)形成的凹槽型器件一般為常關器件，要求AlGaN層的剩余厚度達到極薄的常關器件條件，造成對AlGaN層的厚度及刻蝕深度的精度難以控制，工藝重復性差，導致器件均勻性差(閾值電壓偏差大)；另外，對于柵極金屬接觸區(qū)氟等離子轟擊處理的方法，刻蝕過程中等離子對器件損傷嚴重，影響器件的穩(wěn)定性；而柵下p型蓋帽層工藝控制的要求高，制備工藝難度大。

技術實現(xiàn)要素：

有鑒于此，本發(fā)明的目的是提出一種高電子遷移率晶體管及制備方法，以解決增強型氮化鎵高電子遷移率晶體管的工藝控制難度高和工藝重復性差的問題，提高半導體器件的穩(wěn)定性。

為實現(xiàn)上述目的，本發(fā)明采用如下技術方案：

一方面，本發(fā)明實施例提供了一種高電子遷移率晶體管，包括：

襯底；

位于所述襯底上的半導體層，其中，所述半導體層包括有源區(qū)，所述有源區(qū)包括源區(qū)、漏區(qū)及源區(qū)與漏區(qū)之間的柵區(qū)，所述半導體層包括異質(zhì)結(jié)構(gòu)，異質(zhì)界面形成二維電子氣，所述柵區(qū)的半導體層上形成有凹槽，且所述凹槽下方半導體層的厚度大于滿足增強型晶體管條件的厚度；

位于所述半導體層上兩端的源極和漏極，且所述源極位于所述源區(qū)上，所述漏極位于所述漏區(qū)上；

位于所述凹槽中的第一介質(zhì)層；

位于所述第一介質(zhì)層上的浮柵，用于存儲電子，得到增強型高電子遷移率晶體管；

包覆所述浮柵和所述第一介質(zhì)層的第二介質(zhì)層；

位于所述第二介質(zhì)層上的控制柵。

進一步地，所述半導體層包括：

位于所述襯底上的成核層；

位于所述成核層上的GaN緩沖層；

位于所述GaN緩沖層上的AlGaN隔離層；

其中，所述GaN緩沖層和所述AlGaN隔離層構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，所述凹槽下方的所述AlGaN隔離層的厚度為5nm～30nm。

進一步地，所述浮柵材料為半絕緣材料。

進一步地，所述浮柵材料包括富氧多晶硅或富硅的氮化硅。

進一步地，在所述高電子遷移率晶體管出廠前，所述浮柵的一側(cè)引出有PAD端口，用于向所述浮柵中寫入電子，以得到增強型高電子遷移率晶體管。

另一方面，本發(fā)明實施例提供了一種高電子遷移率晶體管的制備方法，包括：

在襯底上形成半導體層，其中，所述半導體層包括有源區(qū)，所述有源區(qū)包括源區(qū)、漏區(qū)及源區(qū)與漏區(qū)之間的柵區(qū)，所述半導體層包括異質(zhì)結(jié)構(gòu)，異質(zhì)界面形成二維電子氣，所述柵區(qū)的半導體層上形成有凹槽，且所述凹槽下方半導體層的厚度大于滿足增強型晶體管條件的厚度；

在所述半導體層上的兩端形成源極和漏極，且所述源極位于所述源區(qū)上，所述漏極位于所述漏區(qū)上；

在所述凹槽中形成第一介質(zhì)層；

在所述第一介質(zhì)層上形成浮柵，用于存儲電子，得到增強型高電子遷移率晶體管；

在所述浮柵和所述第一介質(zhì)層表面形成包覆所述浮柵和所述第一介質(zhì)層的第二介質(zhì)層；

在所述第二介質(zhì)層上形成控制柵。

進一步地，所述在襯底上形成半導體層，包括：

在所述襯底上形成成核層；

在所述成核層上形成GaN緩沖層；

在所述GaN緩沖層上形成AlGaN隔離層，構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，所述凹槽下方的所述AlGaN隔離層的厚度為5nm～30nm。

進一步地，所述浮柵材料為半絕緣材料。

進一步地，所述浮柵材料包括富氧多晶硅或富硅的氮化硅。

進一步地，還包括：

在所述高電子遷移率晶體管出廠前，在所述浮柵的一側(cè)引出PAD端口，用于向所述浮柵中寫入電子，以得到增強型高電子遷移率晶體管。

本發(fā)明的有益效果是：本發(fā)明提供的高電子遷移率晶體管及制備方法，結(jié)合沉柵技術，在半導體層柵區(qū)的凹槽中依次形成浮柵和控制柵，即采用多層柵工藝，高電子遷移率晶體管出廠前對浮柵進行預充，使得浮柵中寫進足夠多的電子，降低浮柵電勢，使高電子遷移率晶體管具有正的開啟電壓，從而得到增強型高電子遷移率晶體管。與現(xiàn)有技術相比，本發(fā)明雖采用沉柵技術，但凹槽下方所保留的半導體層的厚度較厚，僅初步增加閾值電壓，不需要達到增強型晶體管的程度，工藝上更容易控制，重復性好；再通過與浮柵技術相結(jié)合，進一步得到增強型晶體管。本發(fā)明解決了增強型氮化鎵高電子遷移率晶體管的工藝控制難度高和工藝重復性差的問題，提高了半導體器件的穩(wěn)定性，同時與傳統(tǒng)的沉柵技術相結(jié)合，降低了編程電荷密度，增強了半導體器件的可靠性。

附圖說明

下面將通過參照附圖詳細描述本發(fā)明的示例性實施例，使本領域的普通技術人員更清楚本發(fā)明的上述及其他特征和優(yōu)點，附圖中：

圖1是本發(fā)明實施例一提供的高電子遷移率晶體管的主視剖面圖；

圖2是本發(fā)明實施例一提供的高電子遷移率晶體管的俯視圖；

圖3a-3d是本發(fā)明實施例二提供的一種高電子遷移率晶體管的制備方法的工藝流程圖；

圖4a-4d是本發(fā)明實施例二提供的又一種高電子遷移率晶體管的制備方法的工藝流程圖；

圖5a-5d是本發(fā)明實施例二提供的又一種高電子遷移率晶體管的制備方法的工藝流程圖。

具體實施方式

下面結(jié)合附圖并通過具體實施方式來進一步說明本發(fā)明的技術方案。可以理解的是，此處所描述的具體實施例僅僅用于解釋本發(fā)明，而非對本發(fā)明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本發(fā)明相關的部分而非全部結(jié)構(gòu)。

實施例一

圖1是本發(fā)明實施例一提供的高電子遷移率晶體管的主視剖面圖。如圖1所示，該高電子遷移率晶體管包括：

襯底10；

位于襯底10上的半導體層20，其中，半導體層20包括有源區(qū)(圖中未標出)，有源區(qū)包括源區(qū)、漏區(qū)及源區(qū)與漏區(qū)之間的柵區(qū)，該半導體層20包括異質(zhì)結(jié)構(gòu)，異質(zhì)界面形成二維電子氣(圖1虛線部分)，柵區(qū)的半導體層20上形成有凹槽90，且凹槽90下方半導體層20的厚度大于滿足增強型晶體管條件的厚度；在半導體層20上形成凹槽90，可以降低二維電子氣的電子濃度，達到增加閾值電壓的目的。

位于半導體層20上兩端的源極30和漏極40，且源極30位于源區(qū)上，漏極40位于漏區(qū)上；

位于源極30和漏極40之間的半導體層20上的第一介質(zhì)層50；

位于第一介質(zhì)層50上的浮柵60，用于存儲電子，得到增強型高電子遷移率晶體管；

包覆浮柵60和第一介質(zhì)層50的第二介質(zhì)層70；

位于第二介質(zhì)層70上的控制柵80。

其中，襯底10可以為Si襯底、藍寶石襯底、SiC襯底或非故意摻雜的GaN襯底等。

半導體層20主要包括GaN和AlGaN等III-V族材料，示例性的，參考圖1，半導體層20可包括：

位于襯底10上的成核層21；

位于成核層21上的GaN緩沖層22；

位于GaN緩沖層22上的AlGaN隔離層23；

其中，GaN緩沖層22和AlGaN隔離層23構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，凹槽下方的AlGaN隔離層的厚度為5nm～30nm(例如10nm)，以大于滿足增強型晶體管條件的厚度，且相對于現(xiàn)有的耗盡型晶體管，其沉柵結(jié)構(gòu)只保留3nm厚的AlGaN隔離層，本發(fā)明的制備工藝容易控制，且閾值電壓可達到3V以上。

另外，上述源極30和漏極40為導電材料，可以為Ti、Al、Ni和Au中的任一種或組合；控制柵80的材料可以為多晶硅，也可以為與源極30和漏極40相同的金屬，該控制柵80用于調(diào)控二維電子氣的電子濃度，控制半導體器件開關。

進一步的，上述第一介質(zhì)層50和/或第二介質(zhì)層70可以為單層或多層介質(zhì)層，其中，第一介質(zhì)層50和第二介質(zhì)層70均為絕緣材料，例如SiO₂、Si₃N₄或Al₂O₃材料等，第一介質(zhì)層50用于隔離浮柵60和半導體層20，防止浮柵60對半導體層20的污染，第二介質(zhì)層70用于隔離浮柵60和控制柵80。

本實施例中，上述浮柵60的材料為半絕緣材料，可包括富氧多晶硅或富硅的氮化硅。上述材料的浮柵60具備穩(wěn)定的存儲電子的能力，該浮柵60可在常溫下絕緣，方塊電阻率在100G歐姆以上，在某總特定條件下導電，方塊電阻率在100M歐姆以下。對此，在高電子遷移率晶體管出廠前對浮柵60進行預充，預充時浮柵60導電，使電子存儲到浮柵60中；此后，晶體管在工作過程中浮柵60絕緣，使電子存儲其中而不泄露，防止了浮柵60漏電造成的晶體管閾值漂移。

具體的，浮柵60的材料為富氧多晶硅，在高電子遷移率晶體管出廠前對浮柵60進行預充(校準)時，將浮柵60加熱到200攝氏度，使得浮柵材料由絕緣材料轉(zhuǎn)變成為導電材料，通過電容充電的方式，使浮柵60積累足夠多且呈均勻分布的電子，降低浮柵60電勢，使晶體管得到正的開啟電壓，從而得到增強型高電子遷移率晶體管；浮柵60寫入電子后，將溫度降低到室溫，使浮柵材料恢復到絕緣屬性，將寫入到浮柵60的電子凍結(jié)在浮柵中，從而起到調(diào)整晶體管初始閾值的作用。

示例性的，如圖2所示，在所述高電子遷移率晶體管出廠前，浮柵60的一側(cè)引出有PAD端口61，用于向浮柵60中寫入電子，以得到增強型高電子遷移率晶體管。在出廠前做校準時，將晶體管加熱到200～300攝氏度，使得浮柵材料由絕緣材料轉(zhuǎn)變成為導電材料，此時將浮柵60的PAD端口61與外電極相接觸，為浮柵60提供一-10V左右的負電位，控制柵80接到0V左右的外電極，利用浮柵60的微導電，通過電容充電機制，使浮柵60積累足夠的電子，并呈均勻分布。電壓持續(xù)一段時間(如十分鐘)，將晶體管的溫度降低到室溫，然后撤掉上述外電極，使浮柵材料恢復到絕緣屬性，以此將寫入到浮柵的電子存儲在浮柵中，從而起到調(diào)整初始閾值的作用，并得到增強型高電子遷移率晶體管；之后，上述浮柵60的PAD端口61從浮柵60上熔斷。

本發(fā)明實施例一提供的高電子遷移率晶體管，結(jié)合沉柵技術，在半導體層柵區(qū)的凹槽中依次形成浮柵和控制柵，即采用多層柵工藝，高電子遷移率晶體管出廠前對浮柵進行預充，使得浮柵中寫進足夠多的電子，降低浮柵電勢，使高電子遷移率晶體管具有正的開啟電壓，從而得到增強型高電子遷移率晶體管。與現(xiàn)有技術相比，本發(fā)明雖采用沉柵技術，但凹槽下方所保留的半導體層的厚度較厚，僅初步增加閾值電壓，不需要達到增強型晶體管的程度，工藝上更容易控制，重復性好；再通過與浮柵技術相結(jié)合，進一步得到增強型晶體管。本發(fā)明解決了增強型氮化鎵高電子遷移率晶體管的工藝控制難度高和工藝重復性差的問題，提高了半導體器件的穩(wěn)定性，同時與傳統(tǒng)的沉柵技術相結(jié)合，降低了編程電荷密度，增強了半導體器件的可靠性。

實施例二

本發(fā)明實施例二提供了高電子遷移率晶體管的制備方法，該方法適用于制備增強型高電子遷移率晶體管，該方法可包括：

在襯底上形成半導體層，其中，半導體層包括有源區(qū)，有源區(qū)包括源區(qū)、漏區(qū)及源區(qū)與漏區(qū)之間的柵區(qū)，半導體層包括異質(zhì)結(jié)構(gòu)，異質(zhì)界面形成二維電子氣，柵區(qū)的半導體層上形成有凹槽，且凹槽下方半導體層的厚度大于滿足增強型晶體管條件的厚度；

在半導體層上的兩端形成源極和漏極，且源極位于源區(qū)上，漏極位于漏區(qū)上；

在凹槽中形成第一介質(zhì)層；

在第一介質(zhì)層上形成浮柵，用于存儲電子，得到增強型高電子遷移率晶體管；

在浮柵和第一介質(zhì)層表面形成包覆浮柵和第一介質(zhì)層的第二介質(zhì)層；

在第二介質(zhì)層上形成控制柵。

進一步的，上述方案中，在襯底上形成半導體層，包括：

在襯底上形成成核層；

在成核層上形成GaN緩沖層；

在GaN緩沖層上形成AlGaN隔離層，構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，凹槽下方的AlGaN隔離層的厚度為5nm～30nm。

其中，浮柵材料為半絕緣材料。

優(yōu)選的，浮柵材料包括富氧多晶硅或富硅的氮化硅。

本實施例中，上述制備方法還包括：

在所述高電子遷移率晶體管出廠前，在浮柵的一側(cè)引出PAD端口，用于向浮柵中寫入電子，以得到增強型高電子遷移率晶體管。

針對上述高電子遷移率晶體管的制備方法，本實施例可包括多種制備工藝。

示例性的，如圖3a-3d所示，高電子遷移率晶體管的制備方法的工藝流程包括：

參見圖3a，提供襯底10；在襯底10上沉積成核層21，即GaN；在成核層21上沉積GaN緩沖層22，該緩沖層22的厚度為100nm到10um；在緩沖層22上繼續(xù)沉積AlGaN隔離層23，該AlGaN隔離層23的厚度為10nm到100nm，在柵區(qū)的AlGaN隔離層23進行刻蝕，形成凹槽90，且凹槽90下方的AlGaN隔離層23的厚度為5nm到30nm，上述成核層21、GaN緩沖層22和AlGaN隔離層23形成半導體層20，GaN緩沖層22和AlGaN隔離層23構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，異質(zhì)界面可形成二維電子氣。

參見圖3b，在刻蝕出凹槽90后，在凹槽90中依次沉積Si₃N₄或Al₂O₃介質(zhì)層，以及富氧多晶硅層，并利用掩膜板同時刻蝕出浮柵60和第一介質(zhì)層50；其中，第一介質(zhì)層50用于隔離氧向下擴散，第一介質(zhì)層50的厚度為3nm到50nm，浮柵60用于存儲電子，浮柵60的厚度為10nm到200nm。

參見圖3c，在形成浮柵60后，在浮柵60上依次沉積Si₃N₄或Al₂O₃介質(zhì)層，以及Ni或Ni合金層，并利用掩膜板同時刻蝕出控制柵80和第二介質(zhì)層70，且第二介質(zhì)層70包覆第一介質(zhì)層50和浮柵60；其中，第二介質(zhì)層70用于隔離浮柵60和控制柵80，第二介質(zhì)層70的厚度為3nm到50nm，控制柵80的層厚度為10nm到10um。

參見圖3d，在控制柵80刻蝕完成后，繼續(xù)沉積Ti/Al/Ni/Au等疊層金屬作為源漏層，源漏層厚度為10nm到10um，利用掩膜技術，形成源極30和漏極40。

進一步的，與上述制備工藝不同，本工藝可同時形成控制柵80、源極30及漏極40。如圖4a-4d所示，高電子遷移率晶體管的制備方法的工藝流程包括：

參見圖4a，提供襯底10；在襯底10上沉積成核層21，即GaN；在成核層21上沉積GaN緩沖層22，該緩沖層22的厚度為100nm到10um；在緩沖層22上繼續(xù)沉積AlGaN隔離層23，該AlGaN隔離層23的厚度為10nm到100nm，，在柵區(qū)的AlGaN隔離層23進行刻蝕，形成凹槽90，且凹槽90下方的AlGaN隔離層23的厚度為5nm到30nm，上述成核層21、GaN緩沖層22和AlGaN隔離層23形成半導體層20，GaN緩沖層22和AlGaN隔離層23構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，異質(zhì)界面可形成二維電子氣。

參見圖4b，在刻蝕出凹槽90后，在凹槽90中依次沉積Si₃N₄或Al₂O₃介質(zhì)層，以及富氧多晶硅層，并利用掩膜板同時刻蝕出浮柵60和第一介質(zhì)層50；其中，第一介質(zhì)層50用于隔離氧向下擴散，第一介質(zhì)層50的厚度為3nm到50nm，浮柵60用于存儲電子，浮柵60的厚度為10nm到200nm。

參見圖4c，在形成浮柵60后，在浮柵60及AlGaN隔離層23上繼續(xù)沉積Si₃N₄或Al₂O₃介質(zhì)層，利用掩膜技術，刻蝕出第二介質(zhì)層70，留出源漏區(qū)的窗口，且第二介質(zhì)層70包覆第一介質(zhì)層50和浮柵60。

參見圖4d，在刻蝕完成后，通過沉積Ni或Ni合金來做為控制柵80及源漏電極層，利用掩膜技術，分別刻蝕出控制柵80、源極30及漏極40。

進一步的，與上述制備工藝不同，本工藝可先形成源極30和漏極40，再形成浮柵60和控制柵80。如圖5a-5d所示，高電子遷移率晶體管的制備方法的工藝流程包括：

參見圖5a，提供襯底10；在襯底10上沉積成核層21，即GaN；在成核層21上沉積GaN緩沖層22，該緩沖層22的厚度為100nm到10um；在緩沖層22上繼續(xù)沉積AlGaN隔離層23，該AlGaN隔離層23的厚度為10nm到100nm，，在柵區(qū)的AlGaN隔離層23進行刻蝕，形成凹槽90，且凹槽90下方的AlGaN隔離層23的厚度為5nm到30nm，上述成核層21、GaN緩沖層22和AlGaN隔離層23形成半導體層20，GaN緩沖層22和AlGaN隔離層23構(gòu)成AlGaN/GaN異質(zhì)結(jié)構(gòu)，異質(zhì)界面可形成二維電子氣。

參見圖5b，在刻蝕出凹槽90后，首先沉積Ti/Al/Ni/Au等疊層金屬做為源漏層，利用掩膜技術，刻蝕出源極30和漏極40。

參見圖5c，在AlGaN隔離層23、源極30和漏極40上依次沉積Si₃N₄或Al₂O₃介質(zhì)層，以及富氧多晶硅層，并利用掩膜板在凹槽90中同時刻蝕出浮柵60和第一介質(zhì)層50；其中，第一介質(zhì)層50用于隔離氧向下擴散，第一介質(zhì)層50的厚度為3nm到50nm，浮柵60用于存儲電子，浮柵60的厚度為10nm到200nm。

參見圖5d，在形成浮柵60后，在浮柵60、AlGaN隔離層23、源極30和漏極40上依次沉積Si₃N₄或Al₂O₃介質(zhì)層，以及Ni或Ni合金層，并利用掩膜板同時刻蝕出控制柵80和第二介質(zhì)層70，且第二介質(zhì)層70包覆第一介質(zhì)層50和浮柵60；其中，第二介質(zhì)層70用于隔離浮柵60和控制柵80，第二介質(zhì)層70的厚度為3nm到50nm，控制柵80的層厚度為10nm到2um。

本發(fā)明實施例二提供的高電子遷移率晶體管的制備方法，結(jié)合沉柵技術，在半導體層柵區(qū)的凹槽中依次形成浮柵和控制柵，即采用多層柵工藝，高電子遷移率晶體管出廠前對浮柵進行預充，使得浮柵中寫進足夠多的電子，降低浮柵電勢，使高電子遷移率晶體管具有正的開啟電壓，從而得到增強型高電子遷移率晶體管。與現(xiàn)有技術相比，本發(fā)明雖采用沉柵技術，但凹槽下方所保留的半導體層的厚度較厚，僅初步增加閾值電壓，不需要達到增強型晶體管的程度，工藝上更容易控制，重復性好；再通過與浮柵技術相結(jié)合，進一步得到增強型晶體管。本發(fā)明解決了增強型氮化鎵高電子遷移率晶體管的工藝控制難度高和工藝重復性差的問題，提高了半導體器件的穩(wěn)定性，同時與傳統(tǒng)的沉柵技術相結(jié)合，降低了編程電荷密度，增強了半導體器件的可靠性。

注意，上述僅為本發(fā)明的較佳實施例及所運用技術原理。本領域技術人員會理解，本發(fā)明不限于這里所述的特定實施例，對本領域技術人員來說能夠進行各種明顯的變化、重新調(diào)整和替代而不會脫離本發(fā)明的保護范圍。因此，雖然通過以上實施例對本發(fā)明進行了較為詳細的說明，但是本發(fā)明不僅僅限于以上實施例，在不脫離本發(fā)明構(gòu)思的情況下，還可以包括更多其他等效實施例，而本發(fā)明的范圍由所附的權利要求范圍決定。