專利名稱：通過opc模型空間中的局部化監(jiān)視結(jié)構(gòu)進行集成電路制造的實時監(jiān)視的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路的制造。本發(fā)明更特別地涉及控制在集成電路的制造期間 應(yīng)用于半導(dǎo)體晶片的不同工藝，特別是光刻、蝕刻、拋光和平面化工藝。本發(fā)明還涉及 在光刻處理期間使用的掩模的驗證。
背景技術(shù)：
光刻工藝在傳統(tǒng)上包括步驟將由光敏樹脂制成的抗蝕劑層沉積到由半導(dǎo)體材 料制成的晶片上，并通過掩模使所述抗蝕劑層暴露于輻射(可見光、紫外光、X射線、電 子束等)。然后對暴露于輻射的抗蝕劑層進行顯影，從而在晶片上形成掩模。然后可以 對晶片和在抗蝕劑層中形成的掩模施加蝕刻工藝。在晶片上由抗蝕劑層形成的掩模還可 以特別地用于要執(zhí)行的濕式剝離或注入。
然而，這些不同的工藝、特別是光刻在集成電路的小型化方面受到限制。事實 上，將在晶片上產(chǎn)生的形狀越小，期望的形狀與產(chǎn)生的形狀之間的差異越大，這特別是 由于由掩模在掩模暴露輻射時產(chǎn)生的衍射效應(yīng)。
為了減小這些差異且特別地減小通過掩模暴光半導(dǎo)體晶片期間的衍射效應(yīng)，已 經(jīng)開發(fā)了稱為光學(xué)接近修正(OPC)的技術(shù)。此技術(shù)包括通過將光學(xué)接近的效應(yīng)考慮在內(nèi) 來對掩模進行修改，從而獲得具有與期望形狀盡可能類似的形狀的圖案。圖1示意性地 表示用于產(chǎn)生修正的掩模的方法PRSl的步驟。所述方法包括從定義掩模布局LO的數(shù)據(jù) 提取測試結(jié)構(gòu)以形成測試圖案TP的步驟TPG。所述測試結(jié)構(gòu)是與布局LO的形狀相對應(yīng) 的基本形狀(臨界的，即對衍射現(xiàn)象敏感)。測試圖案一般包括幾百、乃至幾千個基本結(jié) 構(gòu)以表示要產(chǎn)生的臨界形狀。在下一步驟MW期間，使用布局LO和測試圖案TP數(shù)據(jù) 來產(chǎn)生光刻掩模MSK。然后將通過掩模MSK的光刻工藝LITP應(yīng)用于先前被抗蝕劑層覆 蓋的半導(dǎo)體晶片W。在下一步驟MSD期間，在被轉(zhuǎn)移到晶片W的測試圖案TP上且可 能在布局LO的形狀上測量臨界尺寸。將這些測量結(jié)果與在掩模MSK上的相應(yīng)形狀的尺 寸或由布局數(shù)據(jù)LO指定的尺寸相比較以獲得臨界形狀的邊緣放置誤差(EPE)測量結(jié)果。 使用在步驟MSK中獲得的EPE測量結(jié)果來確定將應(yīng)用于布局LO的結(jié)構(gòu)的修正并在步驟 OPC中產(chǎn)生已修正布局CLO，可能包括已修正測試圖案。然后使用布局CLO來產(chǎn)生新 掩模(步驟MW)。然后使用該新掩模來處理新晶片W(步驟LITP)。對新晶片進行測 量以確定EPE誤差(步驟MSD)。如果測量的誤差在某個閾值以下，則認為產(chǎn)生的最后 一個掩模MSK是有效的，否則再次執(zhí)行步驟OPC、MW、LITP和MSD，直至EPE誤差 在閾值以下為止。
在某些情況下，可能需要改變布局LO。然后必須再次執(zhí)行前述方法步驟。
還已開發(fā)了基于模型的光學(xué)接近修正(MBOPC)技術(shù)以根據(jù)通過掩模的抗蝕劑 層上的輻射強度的曲線形狀來確定抗蝕劑層的孔徑閾值，對于印刷在掩模上的任何圖案 結(jié)構(gòu)可以計算抗蝕劑層上的輻射強度的曲線。因此，該MBOPC技術(shù)使得能夠根據(jù)通過掩模施加于抗蝕劑層的輻射的強度變化來預(yù)測抗蝕劑層的孔徑閾值。可以對任何圖案配 置計算通過掩模施加于抗蝕劑層的輻射強度的變化。該MBOPC技術(shù)還使得能夠推導(dǎo)出 將對圖案的幾何特征進行的修改以獲得具有與期望布局盡可能類似的形狀的半導(dǎo)體晶片 上的結(jié)構(gòu)。
通常依照在圖2中表示的方法PRS2來定義模型。方法PRS2與方法PRSl的不 同之處在于它包括建模步驟MDLG，該建模步驟MDLG使用建模軟件程序，該建模軟件 程序使得能夠處理EPE測量結(jié)果以由此提取抗蝕劑層的孔徑閾值模型MDL。所述抗蝕 劑層的孔徑閾值與完全穿透抗蝕劑層所需的輻射強度相對應(yīng)。然后使用模型MDL來修正 掩模MSK以在晶片W上形成與期望的布局LO類似的結(jié)構(gòu)。如果用新掩模獲得的EPE 測量結(jié)果是令人滿意的，則該模型被掩模產(chǎn)生軟件程序用來產(chǎn)生具有相同集成水平的其 它掩模。相反地，如果誤差測量結(jié)果過于顯著，則再次執(zhí)行步驟MDLG、OPC> MW、 LITP和MSD，直至獲得使得能夠產(chǎn)生令人滿意的修正掩模的模型為止。
OPC式模型一般包括光學(xué)模型和處理模型。光學(xué)模型由來的光學(xué)理論是完全 已知的且可以準確地進行相應(yīng)計算(H.H.Hopkins， “ The concept of partial coherence in optics " , In Proc.Royal Soc.Series A., Vol.217, p.408, 1953，and" On the diffraction theory of optical images " , In Proc.Royal Soc.Series A., Vol.217, No.1131, p.408-432, 1953)。需要設(shè)置光刻工具以創(chuàng)建可以被調(diào)節(jié)為與經(jīng)驗數(shù)據(jù)相對應(yīng)的光學(xué)模型。已經(jīng) 設(shè)計了在市場上可獲得的軟件以便執(zhí)行輻射強度的近似計算，該近似計算利用分解的函 數(shù)特征向量，該函數(shù)用于計算通過掩模施加于抗蝕劑層的輻射強度的所謂“空間”圖像 (aerial image)。這些計算涉及實際掩模上的多邊形形式的幾百萬個結(jié)構(gòu)，因此在工業(yè)環(huán) 境中是不可能的。因此需要在僅考慮最“具有能量”的特征向量的情況下執(zhí)行近似。然 而，掩模的產(chǎn)生必須考慮這些近似對所獲得的精確度的影響。
處理模型主要是根據(jù)經(jīng)驗的。借助于光學(xué)模型來模擬稱為“站點”(site)的線 段上的點處輻射強度的變化，所述線段穿過將在半導(dǎo)體晶片上產(chǎn)生的結(jié)構(gòu)的邊緣。對許 多結(jié)構(gòu)，此模擬與使用掃描電子顯微鏡6EM)在半導(dǎo)體晶片上進行的測量的組合使得能 夠執(zhí)行多項式插值，其用于為結(jié)構(gòu)上的每個站點基于空間圖像模擬來預(yù)測抗蝕劑層的孔 徑閾值的位置。
因此，處理模型MDL在傳統(tǒng)上包括多項式，該多項式使得能夠根據(jù)與在結(jié)構(gòu) 邊緣附近通過掩模的抗蝕劑層上的輻射強度曲線有關(guān)的形狀參數(shù)來計算孔徑閾值的近似 值。根據(jù)經(jīng)驗確定的強度曲線形狀參數(shù)可以特別地包括最大和最小局部強度、強度曲線 的最大斜率(從曲線的第一階導(dǎo)出)、曲線的斜率最大的點處的強度、曲線的斜率最大的 點處的曲線的曲率(從第二階導(dǎo)出)、抗蝕劑層的經(jīng)驗和理論孔徑閾值、以及圖案的邊緣 放置誤差(EPE)的理論和經(jīng)驗值。用來計算抗蝕劑層的孔徑閾值的多項式例如如下
thr = -0.74862+3.13872 SL-1.95222 SL2+0.23562 ΙΧ-0.65241 ΙΧ2+0.40022 IX3-0.05458 CRV+0.00577 CRV2 (1)
其中，SL是最大斜率，IX是最大值且CRV是斜率最大的點處的強度曲線的曲率。
一般可以通過所謂的“稀疏”模擬來驗證模型。該稀疏模擬使用模型MDL來 計算所謂的“空間”光強度，即在稱為“站點”的線段上的點處的抗蝕劑層上(所述線5段穿過將在半導(dǎo)體晶片上產(chǎn)生的形狀的邊緣)。
因此，在圖2中，方法PRS2包括模擬步驟^tM,該模擬步驟^tM使得能夠從模 型MDL和從測試圖案TP和/或從布局LO獲得邊緣放置誤差6EPE)測量結(jié)果的模擬。 因此，模型MDL特別地使得能夠根據(jù)預(yù)測的邊緣放置誤差實現(xiàn)置換線段的效果，而不必 印刷掩模并將掩模轉(zhuǎn)移到半導(dǎo)體晶片上。
在第一建模步驟期間，從掩模布局提取模型并通過使用掩模對半導(dǎo)體晶片應(yīng)用 光刻和蝕刻工藝并通過使用例如使用掃描電子顯微鏡SEM獲得的晶片圖像對已處理晶片 執(zhí)行驗證測量來對模型進行驗證。應(yīng)理解的是可以使用能夠達到類似于SEM的分辨率 的其它系統(tǒng)，諸如原子力顯微鏡(AFM)、掃描隧道顯微鏡 TM)、或透射電子顯微鏡 (TEM)等。
圖3表示其輪廓具有多邊形Ml的形狀的結(jié)構(gòu)的示例。圖3還示出進行測量的站 點SS。站點SS由用戶在模型的構(gòu)成期間設(shè)置在多邊形Ml上。在模型的構(gòu)成期間，使 用粉碎算法將每個多邊形Ml劃分，所述粉碎算法將形成圖案的多邊形切割成段，每個站 點SS—段。在圖3中由點PF來界定多邊形Ml的線段。圖3還示出疊加在結(jié)構(gòu)Ml上 的根據(jù)結(jié)構(gòu)Ml在晶片W上形成或模擬的結(jié)構(gòu)M2?？梢钥吹教貏e地由于衍射的效應(yīng)，結(jié) 構(gòu)Ml的所有角已在結(jié)構(gòu)M2中消失。從EPE測量得到的模型取決于所選的站點位置。
圖4表示可表示沿著站點SS應(yīng)用于抗蝕劑層的光強度的光強度曲線I(X)，χ是 所考慮的點與結(jié)構(gòu)邊緣之間的以nm為單位的距離。在圖4中，曲線Cl在最大IX和最 小IN強度值之間且具有最大斜率SL?？刮g劑層的孔徑的點(X = O)在曲線Cl達到最大 斜率SL的區(qū)域內(nèi)。
圖5表示修正OPC之后的從結(jié)構(gòu)Ml導(dǎo)出的結(jié)構(gòu)ΜΓ。已通過使與所產(chǎn)生的 相應(yīng)結(jié)構(gòu)M2中的凹陷區(qū)域(與結(jié)構(gòu)Ml相比)相對應(yīng)的線段(例如向外移動并通過 使與結(jié)構(gòu)M2中的過大區(qū)域(與結(jié)構(gòu)Ml相比)相對應(yīng)的線段(例如堪2)朝著結(jié)構(gòu)Ml的 內(nèi)部移動來獲得導(dǎo)出的結(jié)構(gòu)Ml'。
還開發(fā)了所謂的“稠密” 2D模擬方法。通過將模擬的多邊形輪廓與從圖像提 取的那些相比較，直接對例如使用掃描電子顯微鏡SEM獲得的圖像執(zhí)行稠密模擬。稠密 模擬使得能夠?qū)崿F(xiàn)更好的精確度和窮舉性，但需要更大的計算能力和更多的時間。為了 減小要進行計算的范圍，可以進行規(guī)定以僅對測試圖案TP應(yīng)用稠密模擬。通常，稀疏模 擬和稠密模擬之間的選擇取決于布局的復(fù)雜性和精確度水平。由于其成本，只有當確實 需要時才使用稠密模擬，特別是當將在半導(dǎo)體晶片上形成的結(jié)構(gòu)的精確度達到45mn或低 于此值時。
如上文所解釋的，通過將使用模型修正的結(jié)構(gòu)印刷在掩模上、然后通過將其轉(zhuǎn) 移到半導(dǎo)體晶片上、并最后通過在晶片上執(zhí)行測量來對其進行驗證。涉及幾百個測量點 的此驗證極其耗費時間，特別是在計算時間方面，并且需要高水平的技術(shù)以使用所獲得 的數(shù)據(jù)。這些缺點的結(jié)果是不可能控制掩模的所有結(jié)構(gòu)并實時地控制生產(chǎn)線中的晶片。 事實上，存在寥寥無幾的在光刻暴光和/或蝕刻工藝之后控制對晶片進行處理的常規(guī)方 法。這些方法之一包括在每個臨界掩模級上在隔離測量站點上、或在較寬的區(qū)域中、或 通過在尺寸一致的區(qū)域上使用散射測定計來執(zhí)行臨界結(jié)構(gòu)的幾次SEM測量。這種解決方 案不是完全可靠的，因為其不能使得可能出現(xiàn)在產(chǎn)生的晶片上的所有缺陷都被檢測到。事實上，不可能在光強度具有不利形狀的區(qū)域中執(zhí)行系統(tǒng)測量。此外，許多參數(shù)確定對半導(dǎo)體晶片應(yīng)用工藝的條件。這些參數(shù)特別地確定照明 條件、且特別是確定施加于掩模的光強度、抗蝕劑層上的光的焦點、抗蝕劑層的厚度和 應(yīng)用蝕刻工藝的條件。已得知這些參數(shù)特別地根據(jù)環(huán)境條件而波動，甚至引起晶片上的 集成電路的制造缺陷。在不存在集成電路的制造的徹底監(jiān)視的情況下，因此不可能保證 高數(shù)量的生產(chǎn)線中的精確度和質(zhì)量。因此期望能夠?qū)崟r地監(jiān)視生產(chǎn)線以檢測制造參數(shù)的設(shè)置漂移，特別是光刻和蝕 刻階段。此外，可能需要改變制造設(shè)置或略微地改變掩模。此類改變需要再次使用SEM 來測量幾百個結(jié)構(gòu)。每個驗證步驟要求許多小時的SEM利用，即使測量是自動化的。這 些測量還要求由高度合格的人員來進行實質(zhì)性分析工作。然后，需要實現(xiàn)處理晶片的多 個步驟。出于此目的，因此一般使用大量的半導(dǎo)體晶片來執(zhí)行探索性測試。由于所有測 試的快速檢驗是不可能的，所以必須在OPC驗證之前作出選擇，存在在最后驗證時最終 發(fā)現(xiàn)模型與制造過程不相容的風(fēng)險。

發(fā)明內(nèi)容
本發(fā)明的一個原理是將實際掩模的每個多邊形的每個線段放置在具有η個維度 的多維空間中，η是如前所述的所考慮的特征向量的數(shù)目，從而獲得所有線段位于其中的 區(qū)域。然后，具有η個維度的此區(qū)域使得能夠定義控制結(jié)構(gòu)，所述控制結(jié)構(gòu)位于多維空 間中并略微在所述區(qū)域外側(cè)并且以足夠的量圍繞此區(qū)域。這些控制結(jié)構(gòu)被組織成控制圖 案，該控制圖案被插入掩模并使用SEM圖像進行監(jiān)視。由于其在掩模結(jié)構(gòu)所屬的區(qū)域外 側(cè)的位置，如果在將應(yīng)用于晶片的工藝的不同設(shè)置中出現(xiàn)漂移，則控制結(jié)構(gòu)將首先遭受 可檢測變形。因此，可以在保證如果控制圖案是正確的、則在晶片上形成的其它圖案正確的 同時監(jiān)視被處理的每個半導(dǎo)體晶片上的整個模型的變化?？刂茍D案的構(gòu)成還使得能夠更 快速地驗證從另一先前已驗證模型導(dǎo)出的模型，或者相反，更快速地去除不可靠的解決 方案?？刂茍D案的構(gòu)成還使得能夠選擇最可能成功地經(jīng)歷驗證測試的導(dǎo)出模型。結(jié)果是 開發(fā)周期時間的顯著獲益。 因此，根據(jù)一個實施例，提供了一種控制集成電路的制造的方法，包括步驟 確定作為要在晶片上形成的結(jié)構(gòu)的臨界區(qū)域中輻射強度曲線的表征的參數(shù)，該輻射強度 通過掩模施加于半導(dǎo)體晶片，并且對每個所述臨界區(qū)域，根據(jù)作為臨界區(qū)域中的強度曲 線的表征的每個參數(shù)的值，將測量點放置在多維空間中，其每個維度與所述表征參數(shù)中 的一個相對應(yīng)。根據(jù)一個實施例，所述方法包括步驟將控制點放置在所述多維空間 中，所述控制點圍繞由最末端測量點界定的區(qū)域散布，從而界定包圍該區(qū)域的包絡(luò)，對 于每個控制點，定義控制結(jié)構(gòu)，以便控制結(jié)構(gòu)上的輻射強度的曲線具有與控制點相對應(yīng) 的表征參數(shù)的值，并對半導(dǎo)體晶片應(yīng)用涉及包含所述控制結(jié)構(gòu)的掩模的工藝，以將所述 控制結(jié)構(gòu)轉(zhuǎn)移到所述晶片上。根據(jù)一個實施例，所述方法包括分析被轉(zhuǎn)移到所述晶片的控制結(jié)構(gòu)以檢測其中 的任何缺陷的步驟。
根據(jù)一個實施例，所述控制結(jié)構(gòu)的分析包括形成被轉(zhuǎn)移到所述晶片的控制結(jié)構(gòu) 的圖像和分析該圖像以檢測其中的缺陷的步驟。根據(jù)一個實施例，所述圖像分析包括將每個控制結(jié)構(gòu)與被轉(zhuǎn)移到半導(dǎo)體晶片的 控制結(jié)構(gòu)的圖像相比較的步驟。根據(jù)一個實施例，所述圖像比較步驟包括步驟檢測圖像中的多邊形的數(shù)目和 控制結(jié)構(gòu)中的多邊形的數(shù)目、將圖像中和控制結(jié)構(gòu)中的多邊形的數(shù)目相比較、以及如果 所述比較步驟顯 示差異則激活誤差信號。根據(jù)一個實施例，所述控制結(jié)構(gòu)被組織成控制圖案，該控制圖案的尺寸使得可 以以足夠的清晰度在單個圖像中完全對其進行觀看以檢測其中的缺陷。根據(jù)一個實施例，所述控制結(jié)構(gòu)被放置在掩模中且在未用于集成電路制造的區(qū) 域中。根據(jù)一個實施例，所述控制結(jié)構(gòu)被放置在掩模中且在為了通過用于切割晶片的 劃線而提供的區(qū)域中。根據(jù)一個實施例，從與對應(yīng)于所述控制結(jié)構(gòu)的控制點附近的多維空間中的點相 對應(yīng)的臨界區(qū)域結(jié)構(gòu)導(dǎo)出控制結(jié)構(gòu)。根據(jù)一個實施例，所述方法包括相對于定義處理半導(dǎo)體晶片的條件的參數(shù)的漂 移來調(diào)整每個控制結(jié)構(gòu)的靈敏度的步驟。根據(jù)一個實施例，使用在晶片上形成的抗蝕劑層的孔徑閾值模型來確定將在晶 片上形成的結(jié)構(gòu)的臨界區(qū)域中的輻射強度曲線的參數(shù)表征。根據(jù)一個實施例，所述控制結(jié)構(gòu)被插入在半導(dǎo)體晶片上制造集成電路時涉及的 多個掩模中。根據(jù)一個實施例，在應(yīng)用于晶片的不同工藝結(jié)束時多次分析通過掩模轉(zhuǎn)移到半 導(dǎo)體晶片上的控制結(jié)構(gòu)。根據(jù)一個實施例，在執(zhí)行被轉(zhuǎn)移到晶片的控制結(jié)構(gòu)的分析之前應(yīng)用于半導(dǎo)體晶 片的工藝包括包括光刻工藝、蝕刻工藝、平面化工藝、以及拋光工藝的工藝中的至少一 個。根據(jù)一個實施例，還提供了一種用于控制在半導(dǎo)體晶片上制造集成電路時使用 的光刻掩模的方法。根據(jù)一個實施例，所述控制掩模的方法包括執(zhí)行如上文所定義的制 造控制方法的步驟，如果被轉(zhuǎn)移到半導(dǎo)體晶片的控制結(jié)構(gòu)的分析顯示缺陷，則將掩模視 為不可行。


下面將相對于但不限于以下附圖來描述本發(fā)明的實施例的示例-先前所述的圖1和2表示調(diào)整與光刻方法相關(guān)聯(lián)的OPC工藝的步驟，-先前所述的圖3表示存在于光刻掩模上的結(jié)構(gòu)的示例，_先前所述的圖4表示沿著在晶片上形成的抗蝕劑層上的站點的光強度的曲線，_先前所述的圖5表示從圖3中表示的結(jié)構(gòu)導(dǎo)出的存在于光刻掩模上的已修正結(jié) 構(gòu)的示例，-圖6表示根據(jù)一個實施例的控制方法的步驟，
-圖7和8表示每個與半導(dǎo)體晶片上的測量站點相對應(yīng)的點的在模型空間的兩個 平面中的投影，-圖9表示可能在半導(dǎo)體晶片上形成的結(jié)構(gòu)的示例，-圖10表示從圖9中表示的結(jié)構(gòu)導(dǎo)出的控制結(jié)構(gòu)，-圖11表示抗蝕劑層上的光強度的曲線，-圖12表示包括圖10中的控制結(jié)構(gòu)的控制圖案的示例，-圖13表示半導(dǎo)體晶片， -圖14A和14B表示分別有和沒有任何缺陷的在半導(dǎo)體晶片上形成的結(jié)構(gòu)，-圖15和16表示具有缺陷的在晶片上形成的其它結(jié)構(gòu)。
具體實施例方式圖6表示根據(jù)一個實施例的控制方法PRS3的步驟。在圖6中，所述方法包括使 用掩模布局LO和模型MDL來產(chǎn)生CSG控制結(jié)構(gòu)CS的步驟。所述控制結(jié)構(gòu)被產(chǎn)生為比 將在半導(dǎo)體晶片W上形成的集成電路結(jié)構(gòu)對制造參數(shù)的漂移更敏感。在下一步驟MW期 間，根據(jù)控制結(jié)構(gòu)CS和布局LO產(chǎn)生掩模MSK。然后，存在光刻步驟LITP，后面可能 是蝕刻步驟，以將掩模MSK轉(zhuǎn)移到先前沉積在半導(dǎo)體晶片W上的抗蝕劑層。在下一步 驟MSD期間，對晶片W進行測量，從而估計被轉(zhuǎn)移到晶片的控制結(jié)構(gòu)CS的特征MS。 如果所獲得的特征不令人滿意，則執(zhí)行新的產(chǎn)生和驗證循環(huán)以改變控制結(jié)構(gòu)中的一個或 多個(步驟CSG)，將其轉(zhuǎn)移到晶片W(步驟MW、LITP),并測量被轉(zhuǎn)移到晶片的控制 結(jié)構(gòu)CS的特征MS。如果所獲得的特征令人滿意，則驗證在步驟CSG中獲得的控制結(jié)構(gòu)并將其插入 掩模中，從而監(jiān)視在集成電路的制造期間應(yīng)用于半導(dǎo)體晶片的光刻和蝕刻工藝。因此， 在步驟LITP之后，對經(jīng)確認的控制結(jié)構(gòu)進行測量(步驟MSD)，并且如果在被轉(zhuǎn)移到晶 片的控制結(jié)構(gòu)中觀察到誤差或漂移，則激活誤差信號ER?？梢酝ㄟ^模擬步驟SIM來部分地對控制結(jié)構(gòu)進行驗證，該模擬步驟SIM使用模 型MDL并使得能夠估計被轉(zhuǎn)移到晶片W上的結(jié)構(gòu)的特征SMS。依照方法PRS2，可以由從掩模的結(jié)構(gòu)提取的測試結(jié)構(gòu)TP生成模型(圖2)。所 述建模包括借助于測量來確定表征沿著測試結(jié)構(gòu)上的測量站點SS的抗蝕劑層上的光強度 曲線(諸如圖4中的曲線)的參數(shù)的步驟。根據(jù)模型的類型，表征光強度曲線的參數(shù)包 括例如曲線的最小IN和最大IX值、曲線的最大斜率SL，以及曲線斜率最大的點處或站 點與初始多邊形之間的交叉處的曲率CRV。此外，定義稱為“模型空間”的多維空間，其每個維度對應(yīng)于表征光強度曲線 的參數(shù)或特征向量，諸如IN、IX、SL、和CRV。因此，每個測量站點SS對應(yīng)于模型空 間中的點。圖7表示因此在平面(IX、SL)中獲得的點P的投影。圖8表示因此在平面 (IN、IX)中獲得的點P的投影。所獲得的所有點P位于由最末端點界定的體積V中。 可以使用以下公式來計算體積V
工Xmax 工 Nmax SLmax CRVmaxV= J J J J - - . vxyz · . . dvdxdydz . . · (2)
工Xmin INmin SLmin CRVmin
其中，IXmax、IXmin、INmin、INmax、SLmax、SLMin、CRVmax、 禾口 CRVmin是用于所有點P的參數(shù)IX、IN、SL和CRV的最大和最小值。然后，通過圍繞體積V或在其附近選擇模型空間中的相應(yīng)控制點來確定控制結(jié) 構(gòu)?？刂泣c還被以基本均勻或統(tǒng)一的方式圍繞體積V散布，從而界定完全包圍體積V的 包絡(luò)?？梢允褂蔑@示軟件程序來對控制點進行定位，使得能夠在不同的平面中觀看體積 V。因此，圖7和8表示已經(jīng)在距離體積V的短距離處圍繞體積V散布的控制點CPl至 CP10。 圖7禾口 8還示出由點CPl-CPlO界定的包絡(luò)CE與平面(IX、SL)禾口(IN、IX)的 近似交叉。所選控制點CP1-CP10的數(shù)目例如被確定為使得可以在具有足以檢測其中 的可能缺陷的放大比率的一個或兩個SEM圖像中觀看所有控制結(jié)構(gòu)(每個對應(yīng)于點 CP1-CP10)。例如，用25K的放大比率，SEM圖像對應(yīng)于半導(dǎo)體晶片上的5X5 μ m的區(qū) 域?？刂平Y(jié)構(gòu)被散布成矩形形狀的控制圖案，從而間隔開最小距離，超過該最小距離， 結(jié)構(gòu)之間不相互作用。此最小距離稱為“光學(xué)直徑”。如果每個控制結(jié)構(gòu)占用略大于 Iym2的表面面積(包括控制結(jié)構(gòu)周圍的避免與其它結(jié)構(gòu)相互作用的保護區(qū)域)則具有 40K的放大比率的SEM圖像可以包括約十個控制結(jié)構(gòu)。應(yīng)注意的是位于圖8中的軸IN = 0上或附近的點P對應(yīng)于低于的值。因 此，這些值由于使得能夠在模型空間中對點進行定位的計算的精確度而不重要。這是為 什么圖8中的諸如CP4、CP6和CP9等控制點可以看起來被點P包圍的原因。由于圖7 和8具有點P在平面中的投影且以非常近似的方式來繪制包絡(luò)CE與圖上所表示的平面的 交叉，某些點P還可以看起來在包絡(luò)CE外面。在下一個步驟中，對所選的每個控制點CPl-CPlO產(chǎn)生控制結(jié)構(gòu)。可以使用與 所考慮的控制點附近的點P相對應(yīng)的集成電路結(jié)構(gòu)來產(chǎn)生對應(yīng)于控制點的控制結(jié)構(gòu)。因 此，圖9表示包括中心線1和采取垂直地與中心線1對準的I字形狀且在中心線1的任一 側(cè)被劃分成兩排五個多邊形的十個多邊形2的集成電路結(jié)構(gòu)。線1具有2.010 μ m的長 度Ll和0.130 μ m的寬度L2。線1與多邊形2相隔0.110 μ m的距離L3。每個多邊形2 具有1.650 μ m的長度L4和等于0.134 μ m的寬度L5的中心部分。多邊形2的端部具有 0.159 μ m的寬度L6。多邊形2的中心部分相互間隔開0.186 μ m的距離L7。此結(jié)構(gòu)對 應(yīng)于圖7和8中的具有最低最大強度值IX和最低最大斜率SL的點P1。圖10表示從圖9中的集成電路結(jié)構(gòu)導(dǎo)出且在模型空間中對應(yīng)于控制點CP5的控 制結(jié)構(gòu)CS5。點CP5對應(yīng)于比與圖9中的結(jié)構(gòu)相對應(yīng)的點Pl低的最大強度IX和斜率SL 值?？刂平Y(jié)構(gòu)CS5包括相同長度LC51的三個平行線形區(qū)段(section) 3、4、5。區(qū)段3、 4、5間隔開距離LC53。中心區(qū)段4具有小于側(cè)面區(qū)段3、5的寬度LC52的寬度LC54。為了從圖9中的結(jié)構(gòu)變成控制結(jié)構(gòu)CS5，保持中心線1，但是其長度已被減小以 限制被控制結(jié)構(gòu)占用的表面面積。距離LC53已被選擇為等于中心線1與多邊形2之間的 距離L4。側(cè)面區(qū)段3、5已被選擇從而獲得類似的光學(xué)參數(shù)，但具有較低的最大強度值IX 和較低的最大斜率SL。為了減小最大斜率SL的值，與線1的寬度相比，中心區(qū)段4的 寬度被減小。因此，區(qū)段4的寬度LC54被選擇為低于側(cè)面區(qū)段3、5中的每一個的寬度 LC52。在圖 10 中的示例中，LC51 = 0.800ym、LC52 = 0.165 μ m、LC53 = 0.110 μ m 且 LC54 = 0.120 μ m。
應(yīng)注意的是根據(jù)DRM規(guī)范(設(shè)計規(guī)則手冊)來選擇這些值，可以有幾個細微的 特許(dispensations)。因此，在前一示例中，中心線的寬度比規(guī)范中所指示的結(jié)構(gòu)的最小 寬度降低10nm。在下一步驟期間，繪制沿著每個控制結(jié)構(gòu)的每個站點(控制結(jié)構(gòu)CP5的SS5)的 抗蝕劑層的平面中的光強度模擬的曲線，從而確定模型空間中的控制結(jié)構(gòu)的位置。圖11 表示根據(jù)沿著控制結(jié)構(gòu)上的站點的位置的光強度百分比的曲線ClO至C13的示例。重復(fù)地改變所獲得的每個控制結(jié)構(gòu)以達到模型空間中的期望的點CP1-CP10。因 此，在圖11中，已經(jīng)沿著從圖9中的結(jié)構(gòu)導(dǎo)出的原始結(jié)構(gòu)中的站點SS5獲得曲線C10。 已經(jīng)用中間結(jié)構(gòu)獲得曲線Cll和C12，并且已經(jīng)用具有先前指定的尺寸LC51-LC54的在 圖10中表示的最終結(jié)構(gòu)獲得曲線C13。所獲得的控制結(jié)構(gòu)被散布在矩形區(qū)域中，從而形成可以以足以使得能夠檢測到 可能缺陷的分辨率在單個圖像SEM中觀看的控制圖案。圖12表示此類控制圖案CS的 示例。在圖12中，控制圖案CS具有正方形形狀，例如每邊5 μ m，其中，對應(yīng)于十個 控制點CPl-CPlO來散布十個控制結(jié)構(gòu)CS1-CS10。每個結(jié)構(gòu)CSl-CSlO包括測量站點 SSI-SSIOo結(jié)構(gòu)CSl-CSio在圖 案CS中被充分地相互間隔開，以免相互干擾。出于此 目的，將兩個控制結(jié)構(gòu)之間的最小距離選擇為大于或等于光學(xué)直徑。在圖12中的示例 中，光學(xué)直徑小于1.024 μ m。結(jié)構(gòu)CSl包括對準并間隔開距離LC13的兩個相等線形區(qū)段。每個線形區(qū)段具 有寬度LCll和長度LC12。在圖12中的示例中，LCll = 0.120 μ m、LC12 = 0.855 μ m 且 LC13 = 0.400 μ m。結(jié)構(gòu)CS2、CS6、CS9和CSlO中的每一個包括對準且間隔開距離LC23、LC63、 LC93、LC103的兩個相等矩形。兩個矩形的對準邊緣具有長度LC22、LC62、LC92、 LC102。兩個矩形的其它邊緣具有長度LC21、LC61、LC91、LClOl0 在圖12中的示 例中，LC21 = 0.500 μ m> LC22 = 0.415 μ m、LC23 = 0.390 μ m、LC61 = 0.800 μ m、 LC62 = 0.375 μ m、LC63 = 0.180 μ m、LC91 = 0.800 μ m、LC92 = 0.335 μ m、LC93 = 0.230 μ m、LClOl = 0.400 μ m、LC102 = 0.360 μ m 且 LC103 = 0.132 μ m。結(jié)構(gòu)CS3具有H的形狀，兩個平行線形區(qū)段和垂直線形區(qū)段，垂直線形區(qū)段 在兩個平行線形區(qū)段的中值區(qū)域處將它們鏈接。平行線形區(qū)段具有長度LC31和寬度 LC32，并且間隔開距離LC33。垂直線形區(qū)段具有寬度LC34。在圖12中的示例中， LC31 = 1.270 μ m> LC32 = 0.128 μ m、LC33 = 0.194 μ m 且 LC34 = 0.110 μ m。結(jié)構(gòu)CS4包括具有寬度LC41和長度LC42的單個線形區(qū)段。在圖12中的示例 中，LC41 = 0.120μιη且 LC42 = 0.950μιη。結(jié)構(gòu)CS7包括對準并間隔開距離LC73的兩個相等線形區(qū)段。每個線形區(qū)段 具有寬度LC71和長度LC72。與兩個線形區(qū)段相對的區(qū)域具有較大寬度LC74且延伸 長度 LC75。在圖 12 所示的示例中，LC71 = 0.129ym、LC72 = 0.750 μ m、LC73 = 0.132 μ m、LC74 = 0.169 μ m 且 LC75 = 0.104 μ m。所述結(jié)構(gòu)CS8包括長度LC81并間隔開距離LC83的三個平行線形區(qū)段，中心 區(qū)段具有寬度LC84，兩個側(cè)部線形區(qū)段具有寬度LC82。在圖12中的示例中，LC81 = 0.800 μ m、LC82 = 0.165 μ m> LC83 = 0.140 μ m 且 LC84 = 0.130 μ m。
然后將控制圖案CS放置在與要控制的工藝相對應(yīng)的掩模中?？梢詫⒖刂茍D案 CS放置在掩模的未使用區(qū)域中，例如在劃線上。圖13表示半導(dǎo)體晶片W，在其上面出 現(xiàn)為了將晶片分成每個包括集成電路的芯片MP而提供的劃線SCL。圖13還示出在每次 光刻工藝時應(yīng)用于晶片的曝光場EF。在圖13中的示例中，曝光場EF覆蓋對應(yīng)于42個 芯 片MP的表面。事實上，劃線SCL可以具有足夠的寬度(在圖9、10和12的示例中 約80至100 μ m)從而能夠向其中插入約5X5 μ m的圖案。如果需要更多的控制結(jié)構(gòu)以 保證檢測工藝缺陷的足夠概率，則可以考慮將控制結(jié)構(gòu)布置成放置在掩模的未使用區(qū)域 中(例如在劃線上)的兩個控制圖案。然后，需要獲取并分析兩個SEM圖像。應(yīng)理解的是可以將控制圖案放置在為了接納集成電路結(jié)構(gòu)而提供的區(qū)域中。特 別地，當劃線非常窄時或當芯片非常小時，可以應(yīng)用此測量。然后，將經(jīng)這樣改變的掩模轉(zhuǎn)移到半導(dǎo)體晶片。因此，可以設(shè)計控制圖案并將 其插入用來在半導(dǎo)體晶片W上產(chǎn)生集成電路的每個掩模中，能夠在應(yīng)用于晶片的每個光 刻或蝕刻工藝之后(更一般而言，在每個可能產(chǎn)生或改變晶片上的形狀的工藝時，諸如 拋光和機械或化學(xué)平面化工藝)檢查每個控制圖案。為了使用這樣產(chǎn)生的控制圖案，在工藝線中在每個工藝之后獲取控制圖案的圖 像就足夠了。然后，分析半導(dǎo)體晶片上的控制圖案的圖像以確定剛剛已執(zhí)行的工藝的可 靠性。此分析可以包括控制圖案中的多邊形數(shù)目的自動檢測。如果所檢測的多邊形的數(shù) 目不對應(yīng)于包括在控制圖案中的多邊形的數(shù)目，則這意味著一個或多個多邊形已被分開 (不連續(xù)的情況)或相反所述一個或多個多邊形已被鏈接(橋接的情況)。在這種情況 下，激活誤差信號ER。圖14A、14B表示被轉(zhuǎn)移到半導(dǎo)體晶片上并包括三個線形區(qū)段的結(jié)構(gòu)。圖14A 示出其中結(jié)構(gòu)已被正確地轉(zhuǎn)移到晶片的情況，并且圖14B示出其中已在三個線形區(qū)段之 間形成橋接的情況。圖15和16表示被轉(zhuǎn)移到晶片上的多邊形的部分。圖15表示在線 形區(qū)段的末端之間形成的橋接Dl、D2。圖16表示非期望地將多邊形分離D3成兩個單 獨多邊形。還可以例如通過在將控制圖案插入掩模中時將控制圖案上的圖案的圖像疊加來 手動地分析控制圖案的圖像。還可以通過在不等待控制多邊形合并或分成兩部分的情況 下進行尋找以檢測控制圖案的多邊形的顯著厚度(或邊緣位置)變化來進行更細的分析。剛剛已描述的方法可以包括與集合了與掩模的形狀相對應(yīng)的所有點的體積V相 比，特別地根據(jù)在模型空間中與控制結(jié)構(gòu)CSl-CSio相對應(yīng)的每個控制點CPl-CPio的定 位，來改善在改變圖案的控制結(jié)構(gòu)時組成的控制圖案Cs、直至獲得滿意結(jié)果為止的迭代 步驟。還可以提供迭代步驟以調(diào)整控制結(jié)構(gòu)在執(zhí)行光刻和蝕刻工藝的條件下對變化的靈 敏度。因此，可以通過改變抗蝕劑層的厚度或蝕刻工藝的條件，特別地在用光照射抗蝕 劑層、使光聚焦在抗蝕劑層上的不同條件下將控制圖案轉(zhuǎn)移到晶片W上。如前所述的方法還可以應(yīng)用于掩模的驗證。如果不能無誤地執(zhí)行從掩模導(dǎo)出的 控制結(jié)構(gòu)，則這意味著掩模未使得能夠以足夠的可靠性產(chǎn)生集成電路結(jié)構(gòu)。本領(lǐng)域的技術(shù)人員應(yīng)理解的是可以實現(xiàn)本發(fā)明的各種替換實施例和應(yīng)用。特別 地，本發(fā)明可以應(yīng)用于在集成電路的制造中涉及的其它工藝，特別是可能改變在半導(dǎo)體 晶片中或上形成的結(jié)構(gòu)的形狀的所有工藝。
此外，還可以使用每個控制結(jié)構(gòu)的圖像逐個結(jié)構(gòu)地檢測控制結(jié)構(gòu)中的誤差。因此，不需要將所有控制結(jié)構(gòu)組織成矩形形狀的圖案。
權(quán)利要求
1.一種控制集成電路的制造的方法，包括步驟確定作為要在晶片上形成的結(jié)構(gòu)的臨界區(qū)域(SS)中輻射強度曲線的表征的參數(shù)，該 輻射強度通過掩模(MSK)施加于半導(dǎo)體晶片(W)，以及對每個臨界區(qū)域，根據(jù)作為臨界區(qū)域中強度曲線的表征的每個參數(shù)的值，將測量點 (P)放置在多維空間中，所述多維空間的每個維度對應(yīng)于所述表征參數(shù)(IX、IN、SL、 CRV)中的一個，其特征在于其包括步驟將控制點(CPl-CPio)放置在所述多維空間中，所述控制點圍繞由最末端測量點界定 的區(qū)域散布，從而界定包圍該區(qū)域的包絡(luò)(CE)，對每個控制點，定義控制結(jié)構(gòu)(CSl-CSio)，使得控制結(jié)構(gòu)上的輻射強度曲線具有對 應(yīng)于所述控制點的表征參數(shù)的值，對半導(dǎo)體晶片(W)應(yīng)用涉及包含控制結(jié)構(gòu)的掩模(MSK)的工藝，以將所述控制結(jié)構(gòu) 轉(zhuǎn)移到所述晶片上。
2.如權(quán)利要求1所述的方法，包括分析被轉(zhuǎn)移到所述晶片的控制結(jié)構(gòu)以檢測其中的任 何缺陷的步驟。
3.如權(quán)利要求2所述的方法，其中，所述控制結(jié)構(gòu)(CSl-CSlO)的分析包括形成被轉(zhuǎn) 移到所述晶片(W)的控制結(jié)構(gòu)的圖像并分析該圖像以檢測其中的缺陷的步驟。
4.如權(quán)利要求3所述的方法，其中，所述圖像分析包括將每個控制結(jié)構(gòu)(CSl-CSlO) 與被轉(zhuǎn)移到半導(dǎo)體晶片(W)的所述控制結(jié)構(gòu)的圖像相比較的步驟。
5.如權(quán)利要求4所述的方法，其中，所述圖像比較步驟包括步驟檢測圖像中的多 邊形的數(shù)目和控制結(jié)構(gòu)(CSl-CSlO)中的多邊形的數(shù)目、將圖像中和控制結(jié)構(gòu)中的多邊形 的數(shù)目相比較、以及如果所述比較步驟顯示差異則激活誤差信號(ER)。
6.如權(quán)利要求1至5中的一項所述的方法，其中，所述控制結(jié)構(gòu)(CSl-CSlO)被組織 成控制圖案(CS)，其尺寸使得能夠以足以檢測其中的缺陷的清晰度在單個圖像中完全對 其進行觀看。
7.如權(quán)利要求1至6中的一項所述的方法，其中，所述控制結(jié)構(gòu)(CSl-CSlO)被放置 在掩模(MSK)中且在未用于集成電路制造的區(qū)域中。
8.如權(quán)利要求1至7中的一項所述的方法，其中，所述控制結(jié)構(gòu)(CSl-CSlO)被放置 在掩模(MS)中且在為了通過用于切割晶片(W)的劃線(SCL)而提供的區(qū)域中。
9.如權(quán)利要求1至8中的一項所述的方法，其中，從與對應(yīng)于控制結(jié)構(gòu)的控制點 (CPl-CPlO)附近的多維空間中的點相對應(yīng)的臨界區(qū)域結(jié)構(gòu)導(dǎo)出控制結(jié)構(gòu)(CSl-CSlO)。
10.如權(quán)利要求1至9中的一項所述的方法，包括相對于定義處理半導(dǎo)體晶片(W)的 條件的參數(shù)的漂移來調(diào)整每個控制結(jié)構(gòu)(CSl-CSlO)的靈敏度的步驟。
11.如權(quán)利要求1至10中的一項所述的方法，其中，使用在晶片(W)上形成的抗蝕 劑層的孔徑閾值模型來確定要在晶片上形成的結(jié)構(gòu)的臨界區(qū)域中輻射強度的曲線的參數(shù) 表征。
12.如權(quán)利要求1至11中的一項所述的方法，其中，所述控制結(jié)構(gòu)(CSl-CSio)被插 入在半導(dǎo)體晶片(W)上制造集成電路時涉及的多個掩模(MSK)中。
13.如權(quán)利要求1至12中的一項所述的方法，其中，在應(yīng)用于所述晶片的不同工藝結(jié)束時多次分析通過掩模(MSK)轉(zhuǎn)移到半導(dǎo)體晶片(W)上的控制結(jié)構(gòu)(CSl-CSlO)。
14.如權(quán)利要求13所述的方法，其中，在執(zhí)行被轉(zhuǎn)移到晶片的控制結(jié)構(gòu)(CSl-CSlO) 的分析之前應(yīng)用于半導(dǎo)體晶片(W)的工藝包括包含光刻工藝、蝕刻工藝、平面化工藝、 以及拋光工藝的工藝中的至少一個。
15.—種用于控制在半導(dǎo)體晶片上制造集成電路時使用的光刻掩模的方法，其特征在于其包括執(zhí)行如權(quán)利要求1至14中的一項所述的方法的步驟，如果被轉(zhuǎn)移 到半導(dǎo)體晶片(W)的控制結(jié)構(gòu)(CSl-CSlO)的分析顯示缺陷，則將該掩模(MSK)視為不 可行。
全文摘要
本發(fā)明涉及一種控制集成電路的制造的方法，包括步驟在將在晶片上形成的結(jié)構(gòu)的臨界區(qū)域中確定作為通過掩模(MSK)施加于半導(dǎo)體晶片(W)的輻射強度的曲線的表征的參數(shù)，針對每個臨界區(qū)域，將測量點放置在多維空間中，所述多維空間的每個尺寸對應(yīng)于所述表征參數(shù)中的一個，將控制點放置在所述多維空間中，其散布在由最末端測量點劃定界限的區(qū)域中，從而劃定圍繞該區(qū)域的包絡(luò)(CE)的界限，針對每個控制點，定義每個相對應(yīng)控制點的控制結(jié)構(gòu)，產(chǎn)生包含該控制結(jié)構(gòu)的掩模，對半導(dǎo)體晶片應(yīng)用涉及所產(chǎn)生的掩模的工藝，并分析被轉(zhuǎn)移到晶片的控制結(jié)構(gòu)以檢測其中的任何缺陷。
文檔編號G03F7/20GK102027418SQ200980117415
公開日2011年4月20日 申請日期2009年5月1日 優(yōu)先權(quán)日2008年5月15日
發(fā)明者A·迪賈科莫, R·薩巴蒂耶爾 申請人:意法半導(dǎo)體(魯塞)有限公司