專利名稱：半導(dǎo)體器件的制造方法和用于該方法的掩膜的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，特別涉及一種半導(dǎo)體器件隔離結(jié)構(gòu)的制造方法和用于該方法的掩膜。
背景技術(shù)：
半導(dǎo)體集成電路通常包含有源區(qū)和位于有源區(qū)之間的隔離區(qū)，這些隔離區(qū)在制造有源器件之前形成?，F(xiàn)有技術(shù)中形成隔離區(qū)域的方法主要有局部氧化隔離工藝(LOCOS)或淺溝槽隔離工藝(STI)。LOCOS工藝是在晶片表面淀積一層氮化硅，然后再進(jìn)行刻蝕，對(duì)部分凹進(jìn)區(qū)域進(jìn)行氧化生長(zhǎng)氧化硅。有源器件在氮化硅所確定的區(qū)域生成。對(duì)于隔離技術(shù)來(lái)說(shuō)，局部氧化隔離在電路中的有效局部氧化隔離仍然存在問(wèn)題。其中一個(gè)問(wèn)題就是在氮化硅邊緣生長(zhǎng)的“鳥嘴”(bird’s beak)現(xiàn)象，其是由于在氧化的過(guò)程中氮化硅和硅之間的熱膨脹性能不同造成的。這個(gè)“鳥嘴”占用了實(shí)際的空間，增大了電路的體積。性能方面，在氧化過(guò)程中，對(duì)晶片產(chǎn)生應(yīng)力破壞。因此LOCOS工藝只適用于大尺寸器件的設(shè)計(jì)和制造。
隨著半導(dǎo)體工藝進(jìn)入深亞微米時(shí)代，0.18μm以下的元件例如MOS電路的有源區(qū)隔離層已大多采用淺溝槽隔離工藝(STI)來(lái)制作，如美國(guó)專利US5,872,058公開的技術(shù)方案中所描述的。在這種工藝中，先在襯底上形成淺溝槽，元件之間用刻蝕的淺溝槽隔開，再利用化學(xué)氣相淀積(CVD)在淺溝槽中填入介電質(zhì)，例如氧化硅或氮化硅、氮氧化硅。在側(cè)壁氧化和填入介電質(zhì)之后，利用化學(xué)機(jī)械研磨(CMP)的方法使晶片表面平坦化。由于深亞微米元件的淺溝槽的深寬比(Aspect Ratio)比較高，所以一般采用高密度等離子化學(xué)氣相淀積法(High-Density-Plasma CVD，HDP-CVD)來(lái)填充氧化硅。由于深亞微米元件的淺溝槽的深寬比(Aspect Ratio)比較高，所以一般采用高密度等離子化學(xué)氣相淀積法(High-Density-Plasma CVD，HDP-CVD)來(lái)填充氧化硅。
在半導(dǎo)體器件的設(shè)計(jì)過(guò)程中，在襯底表面的某些區(qū)域有源區(qū)(Active AreaAA)用于數(shù)據(jù)的存儲(chǔ)，這里稱之為存儲(chǔ)單元區(qū)(cell area)下同；而有些區(qū)域有源區(qū)用于周邊控制電路，這里稱之為周邊電路區(qū)(peri area)下同。器件通常是在有源區(qū)中形成，因此存儲(chǔ)單元區(qū)(cell area)也是器件密集的區(qū)域，而周邊電路區(qū)(peri area)也是器件的非密集區(qū)。通常在存儲(chǔ)單元區(qū)(cell area)和周邊電路區(qū)(peri area)的AA之間都形成淺溝槽隔離(shallow trench isolationSTI)結(jié)構(gòu)以起到有源區(qū)之間的絕緣和隔離作用。在存儲(chǔ)單元區(qū)(cell area)形成STI隔離結(jié)構(gòu)雖然有助于密集區(qū)中AA之間的絕緣和隔離，但密集區(qū)的STI隔離結(jié)構(gòu)無(wú)疑會(huì)占用密集區(qū)的有效面積，降低密集區(qū)的有效利用率和器件的集成度。因此，隨著集成電路制造業(yè)的進(jìn)一步發(fā)展，為了滿足高集成度的要求，一些特殊設(shè)計(jì)的器件例如某些CMOS存儲(chǔ)器件，僅希望在襯底的非密集區(qū)(即周邊電路區(qū))形成STI隔離結(jié)構(gòu)，而在密集區(qū)(即存儲(chǔ)單元區(qū))采用其它的隔離方法取代STI結(jié)構(gòu)進(jìn)行隔離和絕緣。在本發(fā)明中將這種器件稱為局部STI器件。圖1A至圖1D為說(shuō)明現(xiàn)有局部STI器件的制造過(guò)程剖面圖。圖中，襯底100和200的表面區(qū)域分別對(duì)應(yīng)周邊電路區(qū)和存儲(chǔ)單元區(qū)，在周邊電路區(qū)和存儲(chǔ)單元區(qū)都分布具有有源區(qū)，差別僅在于有源區(qū)密度的不同。如圖1A和圖1A’所示，在上述器件的制造過(guò)程中，首先在襯底100和200表面生長(zhǎng)緩沖墊氧化層110(pad oxide)，然后再生長(zhǎng)一層氮化硅(SIN)120。隨后，在周邊電路區(qū)，即襯底100對(duì)應(yīng)的區(qū)域，利用刻蝕工藝形成溝槽130。溝槽130形成之后利用HDP-CVD在STI溝槽中淀積介電層140，例如高致密的氧化硅，厚度為在淺溝槽處的介電層高于氮化硅上表面400-1500，如圖1B所示。然后利用化學(xué)機(jī)械研磨(CMP)的方法使晶片表面平坦化。這里需要說(shuō)明的是，上述過(guò)程是在襯底表面的預(yù)先設(shè)計(jì)確定的密集區(qū)100(即存儲(chǔ)單元區(qū))和非密集區(qū)200(即周邊電路區(qū))上同時(shí)進(jìn)行的。即，在襯底100上淀積介電層140，填充溝槽130的同時(shí)，襯底200上也同時(shí)被淀積了介電層140(如圖1B’所示)。在接下來(lái)的工藝步驟中，在襯底100的溝槽130兩側(cè)刻蝕介電層140以形成對(duì)應(yīng)AA的窗口150(如圖1C所示)。而與此同時(shí)，在襯底200對(duì)應(yīng)的密集區(qū)并不作任何處理。在接下來(lái)的工藝過(guò)程中，對(duì)襯底的全部區(qū)域(包括襯底100的非密集區(qū)和襯底200的密集區(qū))同時(shí)進(jìn)行CMP。比較圖1C和圖1C’可以看出，由于密集區(qū)(即存儲(chǔ)單元區(qū))的介電層140未作任何處理(圖1C’)，其中的介電質(zhì)總量遠(yuǎn)大于非密集區(qū)(即周邊電路區(qū))的介電層140(圖1C)，因此在CMP過(guò)程中，這兩個(gè)區(qū)域的對(duì)于CMP的反應(yīng)特性和研磨速率是不同的，非周邊電路區(qū)的研磨速率大于存儲(chǔ)單元區(qū)的研磨速率，導(dǎo)致在周邊電路區(qū)CMP研磨至SIN層120形成STI(圖1D)時(shí)，在存儲(chǔ)單元區(qū)還殘留部分的介電層140(圖1D’)。這種現(xiàn)象對(duì)于STI的CMP工藝后晶片表面的最小單位面積的平坦一致性會(huì)造成極為不利的影響，在后續(xù)的磷酸去除氮化硅時(shí)，存儲(chǔ)單元區(qū)殘留部分的介電層140會(huì)阻止磷酸去除氮化硅，留下介電層140和氮化硅殘留。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種半導(dǎo)體器件的制造方法，器件的非密集區(qū)(即周邊電路區(qū))形成STI溝槽后，在溝槽兩側(cè)刻蝕介電層以形成有源區(qū)(AA)窗口的同時(shí)，在密集區(qū)(即存儲(chǔ)單元區(qū))的介電層中刻蝕偽溝槽以形成相應(yīng)的偽有源區(qū)(AA)窗口，使非密集區(qū)(即周邊電路區(qū))和密集區(qū)(即存儲(chǔ)單元區(qū))的介電層圖形密度相類似，使得在之后的CMP過(guò)程中，密集區(qū)和非密集區(qū)對(duì)于CMP能夠表現(xiàn)出相同的反應(yīng)特性和研磨速率，從而在CMP之后兩個(gè)區(qū)域的平坦度達(dá)到較高的一致性。
本發(fā)明的另一個(gè)目的在于提供一種用于在氧化層反向刻蝕第二區(qū)域(即存儲(chǔ)單元區(qū))形成偽溝槽時(shí)的掩膜，掩膜圖形為網(wǎng)格狀圖形，網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度。
為達(dá)到上述目的，本發(fā)明提供了一種半導(dǎo)體器件的制造方法，包括提供一半導(dǎo)體襯底；在襯底上淀積絕緣層；在所述絕緣層表面確定存儲(chǔ)單元區(qū)和周邊電路區(qū)；在所述周邊電路區(qū)形成淺溝槽隔離結(jié)構(gòu)；在存儲(chǔ)單元區(qū)和周邊電路區(qū)沉積介電層；刻蝕所述存儲(chǔ)單元區(qū)和周邊電路區(qū)；研磨所述介電層。
僅在所述周邊電路區(qū)形成淺隔離溝槽。
所述介電層為高致密的氧化硅。
反向刻蝕所述存儲(chǔ)單元區(qū)的氧化層以形成網(wǎng)格狀偽溝槽結(jié)構(gòu)。
所述存儲(chǔ)單元區(qū)網(wǎng)格狀偽溝槽的密度和周邊電路區(qū)的淺溝槽結(jié)構(gòu)的圖形密度相似。
所述絕緣層包括緩沖墊氧化層和氮化硅層。
在所述淺溝槽處的氧化層高于氮化硅上表面400-1500。
所述緩沖墊氧化層的厚度為50-150。
所述氮化硅層的厚度為500-2000。
所述研磨包括采用高選擇性磨粉漿的化學(xué)機(jī)械研磨和采用低選擇性磨粉漿的化學(xué)機(jī)械研磨。
本發(fā)明還提供了一種用于形成所述存儲(chǔ)單元區(qū)氧化層中偽溝槽結(jié)構(gòu)的掩膜，所述掩膜的圖形為網(wǎng)格狀圖形。
所述掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度。
與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點(diǎn)本發(fā)明的半導(dǎo)體器件制造方法對(duì)現(xiàn)有STI-CMP工藝進(jìn)行了改進(jìn)，在晶片表面的器件密集區(qū)(即存儲(chǔ)單元區(qū))和非密集區(qū)(即周邊電路區(qū))形成緩沖墊氧化層和SIN層，在器件非密集區(qū)(即周邊電路區(qū))刻蝕形成STI溝槽并在晶片表面淀積填充溝槽的氧化層之后，本發(fā)明的方法在器件周邊電路區(qū)刻蝕溝槽兩側(cè)氧化層以形成有源區(qū)窗口的同時(shí)，在器件的存儲(chǔ)單元區(qū)上的氧化層中應(yīng)用網(wǎng)格狀的掩膜刻蝕出偽溝槽結(jié)構(gòu)，掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度，使周邊電路區(qū)和存儲(chǔ)單元區(qū)的介電層圖形密度相類似，這樣在化學(xué)機(jī)械研磨(CMP)對(duì)表面進(jìn)行平坦化時(shí)，周邊電路區(qū)和存儲(chǔ)單元區(qū)的氧化層對(duì)CMP的反應(yīng)特性就趨于一致，使得使CMP在周邊電路區(qū)和存儲(chǔ)單元區(qū)的研磨速率趨于一致，不會(huì)在存儲(chǔ)單元區(qū)出現(xiàn)氧化物殘留的現(xiàn)象，從而提高了晶片表面的平坦一致性。本發(fā)明的用于在器件密集區(qū)形成偽溝槽的掩膜，掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度，使周邊電路區(qū)和存儲(chǔ)單元區(qū)的介電層圖形密度相類似，進(jìn)一步確保了器件存儲(chǔ)單元區(qū)和周邊電路區(qū)對(duì)CMP反應(yīng)特性的一致性。


圖1A至圖1D為說(shuō)明現(xiàn)有局部STI器件的制造過(guò)程剖面圖；圖2A至圖2F為說(shuō)明本發(fā)明的局部STI器件的制造過(guò)程剖面圖；圖3為本發(fā)明的掩膜圖形示意圖；圖4為本發(fā)明半導(dǎo)體器件制造方法的流程圖。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。
STI溝槽隔離結(jié)構(gòu)作為元器件之間的隔離技術(shù)應(yīng)用于集成電路中，利用掩膜、光刻和刻蝕等工藝在襯底上形成溝槽，元器件之間用STI溝槽隔開以便彼此絕緣。在某些特使設(shè)計(jì)的器件中，為了提高圖形密度和器件的集成度，只在周邊電路區(qū)形成STI隔離結(jié)構(gòu)，而在存儲(chǔ)單元區(qū)，用其他隔離方式代替STI進(jìn)行隔離和絕緣。在上述器件中，為了保證單位面積的表面平坦度一直性，本發(fā)明的半導(dǎo)體器件制造方法在周邊電路區(qū)刻蝕介電層形成有源區(qū)窗口的同時(shí)，在存儲(chǔ)單元區(qū)的介電層中刻蝕偽溝槽，掩膜為網(wǎng)格狀結(jié)構(gòu)，掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度，使周邊電路區(qū)和存儲(chǔ)單元區(qū)的介電層圖形密度相類似，這樣在利用CMP對(duì)表面進(jìn)行平坦化時(shí)，周邊電路區(qū)和存儲(chǔ)單元區(qū)對(duì)CMP的反應(yīng)特性趨于一致，使得CMP在周邊電路區(qū)和存儲(chǔ)單元區(qū)的研磨速率趨于一致，不會(huì)在密集區(qū)出現(xiàn)氧化物殘留的現(xiàn)象，從而提高了晶片表面的平坦一致性。下面詳細(xì)說(shuō)明。
圖2A至圖2F為說(shuō)明本發(fā)明的局部STI器件的制造過(guò)程剖面圖。如圖2A和圖2A’所示，在襯底表面分布著大量的有源區(qū)(AA)用于形成各種半導(dǎo)體器件，圖2A中的襯底100對(duì)應(yīng)著有源區(qū)分布比較稀疏的區(qū)域，即非密集區(qū)，也就是周邊電路區(qū)；圖2A’中襯底200對(duì)應(yīng)著有源區(qū)分布比較密集的區(qū)域，即密集區(qū)，也就是存儲(chǔ)單元區(qū)。在襯底的這些區(qū)域的表面首先形成緩沖墊氧化層110，厚度約為50-150，在緩沖墊氧化層上利用化學(xué)氣相淀積等方法形成一層厚度約500-2000的氮化硅層120。然后在有源區(qū)之間形成STI隔離結(jié)構(gòu)進(jìn)行絕緣和隔離，本發(fā)明的半導(dǎo)體器件制造方法僅在周邊電路區(qū)形成STI隔離結(jié)構(gòu)，利用刻蝕工藝在襯底100表面刻蝕出溝槽130，如圖2A所示。在接下來(lái)的工藝步驟中，利用HDP-CVD工藝，在周邊電路區(qū)和存儲(chǔ)單元區(qū)同時(shí)淀積介電層140，例如高致密氧化硅，所述介電層的厚度為在淺溝槽處的介電層高于氮化硅上表面400-1500，如圖2B和圖2B’所示。此時(shí)在襯底表面的AA周邊電路區(qū)和存儲(chǔ)單元區(qū)都覆蓋了氧化硅層140，覆蓋在周邊電路區(qū)上的氧化硅層140同時(shí)填充進(jìn)STI溝槽使得氧化層表面出現(xiàn)凹陷溝槽130。
隨后，按照工藝要求需要對(duì)介電層進(jìn)行局部刻蝕，通過(guò)刻蝕一定深度露出對(duì)應(yīng)AA的窗口，以便在后續(xù)的化學(xué)機(jī)械研磨(CMP)過(guò)程中減小研磨量，縮短研磨時(shí)間。如圖2C所示，利用刻蝕工藝在襯底100上的周邊電路區(qū)的溝槽130兩側(cè)刻蝕出對(duì)應(yīng)AA的窗口150，刻蝕的深度小于氧化硅層140的厚度，窗口的底部距氮化硅層120有一定距離。同時(shí)，如圖2C’所示，在襯底200上的存儲(chǔ)單元區(qū)的氧化層140中利用反向刻蝕工藝刻蝕出網(wǎng)格狀的溝槽150，由于150并不是實(shí)際意義上具有隔離作用的溝槽，因此本文中稱之為偽溝槽。偽溝槽150的數(shù)量可以根據(jù)存儲(chǔ)單元區(qū)的面積而定。用于形成存儲(chǔ)單元區(qū)的偽溝槽結(jié)構(gòu)所用的掩膜為網(wǎng)格狀結(jié)構(gòu)，掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度，使周邊電路區(qū)和存儲(chǔ)單元區(qū)的介電層圖形密度相類似。溝槽150的刻蝕深度與圖2C所示的周邊電路區(qū)的窗口150的深度相同。
為了形成存儲(chǔ)單元區(qū)的網(wǎng)格狀偽溝槽結(jié)構(gòu)，本發(fā)明提供了一種用于制造偽溝槽結(jié)構(gòu)的掩膜，該掩膜圖形為網(wǎng)格狀圖形，如圖3所示。所述掩膜圖形310具有眾多的網(wǎng)格320，其數(shù)量可根據(jù)密集區(qū)面積的大小確定。網(wǎng)格320的形狀可以為正方形或長(zhǎng)方形，其寬度D能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度。利用圖4所示掩膜310，通過(guò)光刻、刻蝕等工藝在密集區(qū)上形成的網(wǎng)格狀溝槽150，使周邊電路區(qū)和存儲(chǔ)單元區(qū)的介電層圖形密度相類似。
至此，通過(guò)上述工藝步驟的處理，在襯底表面的周邊電路區(qū)STI溝槽上的氧化層中刻蝕出了對(duì)應(yīng)AA的窗口，在存儲(chǔ)單元區(qū)覆蓋的氧化層中形成了網(wǎng)格狀偽溝槽結(jié)構(gòu)，分別如圖2C和圖2C’所示。在接下來(lái)的工藝步驟中，利用CMP工藝，并采用高選擇性磨漿粉(High Selectivity Slurry)，在晶片表面的周邊電路區(qū)和存儲(chǔ)單元區(qū)同時(shí)研磨氧化硅層140。在實(shí)施該步驟化學(xué)機(jī)械研磨時(shí)，研磨臺(tái)的轉(zhuǎn)速為70轉(zhuǎn)每分鐘到130轉(zhuǎn)每分鐘之間，研磨頭的轉(zhuǎn)速為70轉(zhuǎn)每分鐘到130轉(zhuǎn)每分鐘之間，研磨頭的壓力為2.0磅每平方英寸到5.0磅每平方英寸之間。本發(fā)明的半導(dǎo)體器件的制造方法在存儲(chǔ)單元區(qū)的氧化層中形成網(wǎng)格狀偽溝槽結(jié)構(gòu)，其目的就在于使存儲(chǔ)單元區(qū)和周邊電路區(qū)的氧化硅層具有相同或相似的立體結(jié)構(gòu)和相同或相似的圖形密度，也就是使存儲(chǔ)單元區(qū)偽溝槽150之間的棱狀結(jié)構(gòu)160和周邊電路區(qū)AA窗口150與溝槽130之間的棱狀結(jié)構(gòu)160對(duì)于CMP具有同樣的反應(yīng)特性。這樣，CMP過(guò)程中，在周邊電路區(qū)的棱狀結(jié)構(gòu)160被研磨的同時(shí)，存儲(chǔ)單元區(qū)的棱狀結(jié)構(gòu)160也以同樣的速度被研磨，使得存儲(chǔ)單元區(qū)和周邊電路區(qū)的氧化硅層對(duì)于CMP的研磨粉漿呈現(xiàn)出相同或相近的阻尼系數(shù)和反應(yīng)特性，從而使CMP在兩個(gè)區(qū)域的研磨速率趨于一致。因此，如圖2D和圖2D’所示，當(dāng)CMP研磨到周邊電路區(qū)AA窗口150底部和存儲(chǔ)單元區(qū)偽溝槽150的底部時(shí)，兩個(gè)區(qū)域上的氧化層140研磨總量趨于一致，兩個(gè)區(qū)域的氧化層140表面是平坦的。
在接下來(lái)的工藝步驟中，利用CMP工藝，并采用低選擇性磨漿粉(LowSelectivity Slurry)繼續(xù)研磨存儲(chǔ)單元區(qū)和周邊電路區(qū)的氧化層140直至露出氮化硅層120，并保證一定的氮化硅去除量(100-500)以確保氮化硅層120上不再殘留介電層。如圖2E和圖2E’所示，兩個(gè)區(qū)域氮化硅層120的表面是平坦的。在實(shí)施該步驟化學(xué)機(jī)械研磨時(shí)，研磨臺(tái)的轉(zhuǎn)速為50轉(zhuǎn)每分鐘到100轉(zhuǎn)每分鐘之間，研磨頭的轉(zhuǎn)速為50轉(zhuǎn)每分鐘到100轉(zhuǎn)每分鐘之間，研磨頭的壓力為2.0磅每平方英寸到5.0磅每平方英寸之間。
之后，去除氮化硅層120和緩沖墊氧化層110，直至露出襯底100和200的表面，如圖2F和圖2F’所示，在整個(gè)襯底上獲得了十分平坦的研磨后表面。
圖4為本發(fā)明半導(dǎo)體器件制造方法的流程圖。如圖4所示，本發(fā)明的半導(dǎo)體器件的制造方法，首先在襯底上存儲(chǔ)單元區(qū)和周邊電路區(qū)的表面形成緩沖墊氧化層(S101)；然后在所述緩沖墊氧化層上形成氮化硅層(S102)。在周邊電路區(qū)形成STI隔離結(jié)構(gòu)(S103)，在存儲(chǔ)單元區(qū)和周邊電路區(qū)淀積介電層(S104)；在存儲(chǔ)單元區(qū)和周邊電路區(qū)同時(shí)進(jìn)行介電層的反向刻蝕形成偽溝槽結(jié)構(gòu)(S105)，然后化學(xué)機(jī)械研磨介電層(S106)，最后刻蝕氮化硅層(S107)。其中，氮化硅層的厚度為500-2000；緩沖墊氧化層的厚度為50-150；介電層為高致密氧化硅，其厚度為在淺溝槽處的介電層高于氮化硅上表面400-1500。用于形成密集區(qū)的偽溝槽結(jié)構(gòu)所用的掩膜為網(wǎng)格狀結(jié)構(gòu)，掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度。步驟S106中研磨介電層采用高選擇性磨粉漿的化學(xué)機(jī)械研磨，研磨氮化硅層采用低選擇性磨粉漿的化學(xué)機(jī)械研磨。所述化學(xué)氣相淀積工藝為高密度等離子化學(xué)氣相淀積(HDP-CVD)工藝。
本發(fā)明的半導(dǎo)體器件制造方法和掩膜在化學(xué)機(jī)械研磨(CMP)對(duì)存儲(chǔ)單元區(qū)和周邊電路區(qū)表面的氧化層進(jìn)行研磨時(shí)，兩個(gè)區(qū)域的氧化層對(duì)CMP的反應(yīng)特性趨于一致，使得CMP在存儲(chǔ)單元區(qū)和周邊電路區(qū)的研磨速率趨于一致，因此不會(huì)出現(xiàn)周邊電路區(qū)的氧化層已經(jīng)被研磨掉而在存儲(chǔ)單元區(qū)的氧化層還出現(xiàn)氧化物殘留的現(xiàn)象，從而提高了晶片表面的平坦一致性。
本發(fā)明雖然以較佳實(shí)施例公開如上，但其并不是用來(lái)限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動(dòng)和修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以本發(fā)明權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，包括提供一半導(dǎo)體襯底，在襯底表面淀積絕緣層；在所述絕緣層表面確定第一區(qū)域和第二區(qū)域；在所述第一區(qū)域形成淺溝槽結(jié)構(gòu)；在所述第一區(qū)域和第二區(qū)域上淀積介電層；刻蝕所述第一區(qū)域和第二區(qū)域上的介電層；研磨所述介電層。
2.如權(quán)利要求1所述的方法，其特征在于所述第一區(qū)域?yàn)橛性磪^(qū)的非密集區(qū)。
3.如權(quán)利要求2所述的方法，其特征在于所述有源區(qū)的非密集區(qū)為周邊電路區(qū)。
4.如權(quán)利要求1所述的方法，其特征在于所述第二區(qū)域?yàn)橛性磪^(qū)的密集區(qū)。
5.如權(quán)利要求4所述的方法，其特征在于所述有源區(qū)的密集區(qū)為存儲(chǔ)單元區(qū)。
6.如權(quán)利要求1所述的方法，其特征在于所述絕緣層包括氮化硅層和緩沖墊氧化硅層。
7.如權(quán)利要求1所述的方法，其特征在于所述介電層為高致密的氧化硅。
8.如權(quán)利要求7所述的方法，其特征在于所述氧化硅層中具有偽溝槽結(jié)構(gòu)。
9.如權(quán)利要求8所述的方法，其特征在于所述偽溝槽結(jié)構(gòu)為網(wǎng)格狀結(jié)構(gòu)。
10.如權(quán)利要求1或9所述的方法，其特征在于所述網(wǎng)格狀結(jié)構(gòu)的網(wǎng)格密度和所述淺溝槽結(jié)構(gòu)的密度相似。
11.如權(quán)利要求1或6所述的方法，其特征在于所述介電層在淺溝槽處的介電層高于氮化硅上表面400-1500。
12 如權(quán)利要求3所述的方法，其特征在于僅在所述周邊電路區(qū)形成所述淺溝槽。
13.一種半導(dǎo)體器件的制造方法，包括提供一半導(dǎo)體襯底；在襯底上淀積絕緣層；在所述絕緣層表面確定存儲(chǔ)單元區(qū)和周邊電路區(qū)；在所述周邊電路區(qū)形成淺溝槽隔離結(jié)構(gòu)；在存儲(chǔ)單元區(qū)和周邊電路區(qū)沉積介電層；刻蝕所述存儲(chǔ)單元區(qū)和周邊電路區(qū)；研磨所述介電層。
14.如權(quán)利要求13所述的方法，其特征在于僅在所述周邊電路區(qū)形成淺隔離溝槽。
15.如權(quán)利要求13所述的方法，其特征在于所述介電層為高致密的氧化硅。
16.如權(quán)利要求15所述的方法，其特征在于反向刻蝕所述存儲(chǔ)單元區(qū)的氧化層以形成網(wǎng)格狀偽溝槽結(jié)構(gòu)。
17.如權(quán)利要求14或16所述的方法，其特征在于所述存儲(chǔ)單元區(qū)網(wǎng)格狀偽溝槽的密度和周邊電路區(qū)的淺溝槽結(jié)構(gòu)的圖形密度相似。
18.如權(quán)利要求13所述的方法，其特征在于所述絕緣層包括緩沖墊氧化層和氮化硅層。
19.如權(quán)利要求15或18所述的方法，其特征在于在所述淺溝槽處的氧化層高于氮化硅上表面400-1500。
20.如權(quán)利要求18所述的方法，其特征在于所述緩沖墊氧化層的厚度為50-150。
21.如權(quán)利要求18所述的方法，其特征在于所述氮化硅層的厚度為500-2000。
22.如權(quán)利要求13所述的方法，其特征在于所述研磨包括采用高選擇性磨粉漿的化學(xué)機(jī)械研磨和采用低選擇性磨粉漿的化學(xué)機(jī)械研磨。
23.一種用于形成所述存儲(chǔ)單元區(qū)氧化層中偽溝槽結(jié)構(gòu)的掩膜，其特征在于所述掩膜的圖形為網(wǎng)格狀圖形。
24.如權(quán)利要求23所述的掩膜，其特征在于所述掩膜圖形的網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件的制造方法，包括提供一半導(dǎo)體襯底，在襯底上確定存儲(chǔ)單元區(qū)和周邊電路區(qū)，僅在周邊電路區(qū)曝光和蝕刻形成淺溝槽結(jié)構(gòu)，化學(xué)氣相沉積高致密的氧化硅，進(jìn)行氧化硅的反向蝕刻，在存儲(chǔ)單元區(qū)的氧化硅層形成網(wǎng)格狀偽溝槽結(jié)構(gòu)，之后實(shí)施化學(xué)機(jī)械研磨達(dá)到平整的表面。本發(fā)明還相應(yīng)公開了一種用于形成偽溝槽結(jié)構(gòu)的掩膜，所述掩膜圖形為網(wǎng)格狀圖形，其網(wǎng)格寬度能夠進(jìn)行相應(yīng)的調(diào)整以達(dá)到和周邊電路區(qū)的淺溝槽結(jié)構(gòu)相似的圖形密度。本發(fā)明在研磨存儲(chǔ)單元區(qū)和周邊電路區(qū)表面時(shí)，不會(huì)出現(xiàn)周邊電路區(qū)的氧化層已經(jīng)被研磨掉而在存儲(chǔ)單元區(qū)的氧化層還出現(xiàn)氧化物殘留的現(xiàn)象，從而提高了晶片表面的平坦一致性。
文檔編號(hào)G03F1/00GK101051620SQ20061002542
公開日2007年10月10日 申請(qǐng)日期2006年4月3日 優(yōu)先權(quán)日2006年4月3日
發(fā)明者蔣莉, 鄒陸軍, 常建光 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司