專利名稱：對0相位區(qū)域附加并行線以增強(qiáng)透明電場相移位掩模的方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于集成電路及其制造方法，尤指產(chǎn)生相移位圖案以改善閘極、區(qū)域、結(jié)構(gòu)以及需要次名義尺寸(sub-nominal dimension)膜層(layer)的圖案化。
背景技術(shù)：
半導(dǎo)體裝置或集成電路可包含有多數(shù)的裝置，例如晶體管。特大規(guī)模集成電路(Ultra-large ULSI)可包含有互補(bǔ)金屬氧化半導(dǎo)體(CMOS)場效應(yīng)晶體管(FET)。盡管公知的系統(tǒng)與制造得于單一IC上制造多數(shù)的IC裝置，其仍需要減少該IC裝置形體的尺寸，因而得以增加單一IC上的裝置數(shù)目。
對達(dá)到縮小IC裝置尺寸的一個(gè)限制在于公知的光刻(lithography)能力。光刻是借以將圖案或圖像自一媒介轉(zhuǎn)換至另一媒介的制造過程。公知IC光刻是利用紫外線(UV)感應(yīng)光阻材料(photoresist)。紫外光通過一標(biāo)線或掩模投射至該光阻材料以在一IC上產(chǎn)生裝置圖案化。公知IC光刻制造過程受限于其印刷小尺寸特征能力，例如接點(diǎn)、溝槽、多晶硅線路或門極結(jié)構(gòu)。
一般而言，公知光刻制造過程(如投射光刻術(shù)及遠(yuǎn)紫外線(EUV)光刻術(shù))并不具有足夠分辨率與準(zhǔn)確性去一貫地制造最小尺寸的微小形體。分辨率可能為一些包含有光繞射、透鏡像差、機(jī)械穩(wěn)定、分辨率污染阻障材料光學(xué)特性、阻障對比、阻障膨潤、阻障熱流等現(xiàn)象所不利地沖擊。故而，該接點(diǎn)、溝槽、閘極、IC裝置的臨界尺寸受限于其所能達(dá)成的微小化程度。
例如一個(gè)集成電路設(shè)計(jì)形體尺寸約0.5微米或更小，該光學(xué)光刻技術(shù)的最佳分辨率需要該透鏡系統(tǒng)最大能得到的數(shù)值孔徑(numericalaperture，NA)。追求良好分辨率將損失焦距，反之亦然，因?yàn)樵撏哥R系統(tǒng)電場深度是反比于該數(shù)值孔徑且該集成電路表面無法達(dá)到光學(xué)性平整。因此，當(dāng)最小可實(shí)行的尺寸在半導(dǎo)體制造過程中被減小時(shí)，將達(dá)到公知的光刻技術(shù)的限制。特別是當(dāng)最小尺寸接近0.1微米時(shí)，傳統(tǒng)光學(xué)光刻技術(shù)將無法有效運(yùn)作。
為有效減小形體尺寸，集成電路制造建立一名稱″相移位(phaseshifting)″的技術(shù)。在相移位中，由一光學(xué)平版印刷掩模的兩相鄰半透明區(qū)域所產(chǎn)生的破壞性干擾被用以在一光阻材料層上產(chǎn)生一未曝露區(qū)域。相移位利用光穿透掩模樣品上半透明區(qū)域顯示一波形特征現(xiàn)象，藉此該光自該掩模材料透射的位相為該光經(jīng)由該掩模材料移動距離的函數(shù)。該距離等于該掩模材料厚度。
相移位促使一掩模所產(chǎn)生的圖像質(zhì)量增強(qiáng)。在該光阻材料層上需求的未曝露區(qū)域能夠通過自具有該光穿透相鄰孔徑彼此相對180度轉(zhuǎn)換之相位特性之相鄰?fù)该鲄^(qū)域之光線平擾加以產(chǎn)生。通過該穿透其中光線的破壞性干擾，一深暗、未曝露區(qū)域?qū)⒖尚纬捎谠摴庾璨牧蠈友卦撓嘁莆粎^(qū)域邊緣。
相移位掩模成為熟知且早已應(yīng)用于不同結(jié)構(gòu)，如B.J.Lin于1993年3月所提出″Phase-Shifting Masks Gain an Edge″，Circuits and Devices，pp.28-35。于上所描述的結(jié)構(gòu)被稱為交替相移位掩模(phase shift masking，PSM)。
相移位掩模界定出一相移位區(qū)域以延伸至超越作用層的作用區(qū)域。例如，通常該多晶硅剩余長度是由一電場或修整掩模所界定。然而，該方法并非不具有其問題，例如，當(dāng)其自該相移位區(qū)域轉(zhuǎn)變至該電場掩模區(qū)域，位于相移位掩模與電場光場間的校準(zhǔn)補(bǔ)償可能導(dǎo)致于該多晶硅線路鏈接或壓縮。再者，由于該電場掩模被用以印刷超越該作用區(qū)域的多晶硅的密集、狹窄線路，該電場掩模變成如同該相移位掩模般關(guān)鍵性且精準(zhǔn)的。
多晶硅的相移位圖案化布局已被證明得為同時(shí)在制造與促使微小線路及狹窄間距。該些項(xiàng)目可更加強(qiáng)化所需線路寬度與間距縮減，然而其可能存在一些風(fēng)險(xiǎn)與混亂。
公知利用相移位圖案化是通過僅移位最小需求尺寸的區(qū)域，通常該區(qū)域?yàn)樵撟饔脠D案的多晶硅閘極或狹窄多晶硅(narrow poly)所完成。該遠(yuǎn)離作用區(qū)域的圖案化多晶硅線路通常是以相似設(shè)計(jì)準(zhǔn)則安排，而使該圖案化多晶硅線路位于作用區(qū)域。如此，可使許多轉(zhuǎn)換位于該相移位圖案化與二元圖案化(binary patterning)間。而轉(zhuǎn)換區(qū)域可能導(dǎo)致線路寬度的損耗，并增加裝置的漏損量。
現(xiàn)今另一作為多晶硅線路的相移位掩模(PSM)設(shè)計(jì)通常重點(diǎn)在于通過提供另一沿該閘極區(qū)域的相移位區(qū)域而使閘極(亦即該多晶硅與作用層的交會處)縮減。其中的另一PSM設(shè)計(jì)系美國專利第5,573,890號由Christopher A.Spence(為本申請的其中一位發(fā)明者)的″利用相移位掩模的光學(xué)光刻方法″所描述揭示，并轉(zhuǎn)讓給本申請的受讓人。
一增強(qiáng)相移位方法被發(fā)展用以減低該轉(zhuǎn)換區(qū)域并移動該些區(qū)域遠(yuǎn)離該作用邊緣以加寬多晶硅或多晶硅圖案的角落的以減小或避免沖擊線路寬度該增強(qiáng)相移位方法的范例如美國專利申請?zhí)柕?9/772,577，于2001年1月30日由Todd P Lokanc(為本申請的其中一位發(fā)明者)提出，名為″相移位掩模系統(tǒng)及其方法″所描述揭示，并轉(zhuǎn)讓給本申請的受讓人，于此合并提出作為參考。
Lokanc的專利申請說明書中描述二元及相位掩模界定出圖案化的部分且必需具有良好控制的關(guān)鍵尺寸(最小線間尺寸)(criticaldimensions，CDs)。該相位掩?；揪哂腥唛L狹窄開口以便于圖案化但該二元掩模具與微小線路同樣的微小開口于分離及密集區(qū)域。如此，該二元掩模的圖案化可能復(fù)雜且此制造窗技術(shù)有所限制。同時(shí)于該單純相(simple phase)與增強(qiáng)相(enhanced phase)方法中，其兩者的掩模是關(guān)鍵的且具有不同最佳照度及圖案化條件。
其它已知系統(tǒng)利用一節(jié)點(diǎn)為基礎(chǔ)(node based)的方法取代一特定閘極(gate-specific)方法以產(chǎn)生一相分配，而對所有最小多晶硅所有幾何結(jié)構(gòu)施以相位移(同時(shí)在電場與門極)。該節(jié)點(diǎn)基礎(chǔ)方法的二實(shí)例包含有例如于1994年12月由Galan等人所提出的″Application ofAlternating-Type Phase Shift Mask to Polysilicon Level Random LogicCircuit″Jpn.J.Phys.Vol.33(1994)pp.6779-6784，以及由Liebmann等人所提出的美國專利第5,807,649號的″LITHOGRAPHIC PATTERNINGMTHOD AND MASK SET THEREFOR WITH LIGHT FIELD TRIMMASK″。
在該公知技術(shù)中，需要改良該透明電場相移位掩模及電場或修整掩模方法而簡化且提升掩模實(shí)施信賴性及良好晶片圖像。再者，其亦需要通過封閉相移位掩模形體以最小化變動或利用光學(xué)距離校正(Optical Proximity(OPC)。另外，亦需要產(chǎn)生相移位圖案以改善閘極及其它需要次名義尺寸膜層的圖案化。

發(fā)明內(nèi)容
本發(fā)明的一典型實(shí)施例是關(guān)于將邊界區(qū)域附加至界定多邊形的0相位圖案外側(cè)平行邊緣和180相位區(qū)域外側(cè)邊緣的技術(shù)。該技術(shù)能夠減少對于光學(xué)距離校正的需求并改善集成電路的制造與圖案化制造過程窗口。該技術(shù)亦可同時(shí)對于0相位及180相位的多邊形寬度設(shè)定至特定尺寸，俾使該光學(xué)距離校正容易分配。
該技術(shù)的一典型實(shí)施例可有效幫助減小相位掩模圖案像差影響(coma effect)。由于一透明電場相移位掩模非對稱設(shè)計(jì)與修整，在一陣列中的分離線路(isolated lines)或最終線路(last line)將會更加對該像差影響及其它偏移(aberrations)產(chǎn)生影響。為減低該像差影響，一微小附加線路或邊界區(qū)域被生成在該0相位結(jié)構(gòu)的邊緣。該線路寬度可相似于使用在相邊界的寬度且足夠細(xì)薄以不致直接印到晶片上。
本發(fā)明的一典型實(shí)施例是關(guān)于一種設(shè)計(jì)相移位掩模方法。該方法可包含有識別相移位掩模的第一相位區(qū)域邊緣，擴(kuò)充該識別邊緣相對側(cè)邊并與鄰近關(guān)鍵性多晶硅區(qū)域(critical poly region)的第一相位區(qū)域側(cè)邊平行以界定出一線路，以及形成一沿該第一相位區(qū)域邊緣線路的非透明線路，該線路相對且平行于鄰近該關(guān)鍵性多晶硅區(qū)域的該第一相位區(qū)域側(cè)邊。該第一相位區(qū)域位于鄰近一關(guān)鍵性多晶硅區(qū)域且該識別邊緣不是該第一相位區(qū)域鄰近該關(guān)鍵性多晶硅區(qū)域的邊緣。
本發(fā)明另一典型實(shí)施例是關(guān)于一種產(chǎn)生相移位圖案的方法，以改善閘極或其它層的圖案。該方法可包含界定關(guān)鍵性閘極區(qū)域，產(chǎn)生相位區(qū)域于該關(guān)鍵性閘極區(qū)域的任一側(cè)邊，分配相對相位極性至該關(guān)鍵性閘極相位區(qū)域的任一側(cè)邊上的相位區(qū)域，通過分配相位極性增強(qiáng)相位區(qū)域，界定很可能發(fā)生相轉(zhuǎn)變的毀損區(qū)域，產(chǎn)生多邊形以界定其它邊緣與排除該界定的毀損區(qū)域，建構(gòu)一邊界區(qū)域于第一相位區(qū)域外側(cè)以形成一鉻(chrome)邊緣，以及建構(gòu)一邊界線路沿一第二相位區(qū)域邊緣。該第二相位區(qū)域邊緣相對且與該第二相位區(qū)域鄰近該關(guān)鍵性閘極五區(qū)域平行。
本發(fā)明的又一典型實(shí)施例是關(guān)于增強(qiáng)具有一沿0相位區(qū)域外側(cè)邊界線路透明電場相移位掩模。該方法包含有分配相位極性至包含第一相位區(qū)域與第二相位區(qū)域的相位區(qū)域，界定該分配相位區(qū)域的邊緣，建立第一邊界圍繞該第一相位區(qū)域的增加邊緣，以及沿該第二相位區(qū)域邊緣形成一非透明線路。該第二相位區(qū)域邊緣相對且與該第二相位區(qū)域鄰近一關(guān)鍵性多晶硅區(qū)域平行。
本發(fā)明的又一典型實(shí)施例是關(guān)于一掩模，其配置為用于集成電路制造過程。該掩?？砂ㄟ^0相位區(qū)域的第一邊緣與180相位區(qū)域的第一邊緣所界定的關(guān)鍵性多晶硅區(qū)段，一位于該180相位區(qū)域的第二相位邊緣外側(cè)的鉻邊界，以及一位于該0相位區(qū)域的一平行邊緣的非透明線路。該180相位區(qū)域的第二邊緣不同于該180相位區(qū)域的第一邊緣。該平行邊緣不同于0相位區(qū)域的第一邊緣。
本發(fā)明的其余特征與優(yōu)點(diǎn)對于熟悉該項(xiàng)技藝者檢視以下的附圖、詳細(xì)描述與對應(yīng)的申請專利范圍后將變得更為明顯。


以下所述的典型實(shí)施例將參照對應(yīng)的附圖，其中如相同數(shù)字所表示的相同組件，以及圖1為一用以說明依據(jù)本發(fā)明實(shí)施例形成一相移位掩模的方法步驟流程圖；圖2為一依據(jù)本發(fā)明實(shí)施例的相移位掩模設(shè)計(jì)頂視圖；圖3為一依據(jù)本發(fā)明實(shí)施例的利用圖2中相移位掩模設(shè)計(jì)的電場或修整掩模設(shè)計(jì)頂視圖；以及圖4為一用以說明依據(jù)本發(fā)明實(shí)施例中由多晶硅線路所分離的180相位區(qū)域及一0相位區(qū)域的部分與對應(yīng)的修整掩模區(qū)塊示意圖。
具體實(shí)施例方式
圖1中顯示一流程圖100，用以描述一相移位掩模(PSM)與一電場或修整掩模的組成或設(shè)計(jì)典型步驟。一套預(yù)先于相位掩模上所界定的0相位或180相位盒匣用以(boxes)識別一關(guān)鍵性多晶硅區(qū)段。該些0相位或180相位盒匣的產(chǎn)生可通過手繪、利用目前可獲得的軟件程序、或生成一最佳程序以界定該些盒匣。
在步驟110，一鉻邊界區(qū)域被形成于該相位掩模外側(cè)預(yù)先界定的180相位盒匣的180相位盒匣邊緣，該180相位盒匣并未界定一最終多晶硅圖案化。該鉻邊界區(qū)域可由手繪或利用一計(jì)算機(jī)軟件程序的任一者加以界定。其特點(diǎn)在于該鉻邊界區(qū)域可輕易檢閱該掩模且易于圖案化該項(xiàng)產(chǎn)生掩模的蝕刻步驟。在步驟120，所有未界定的區(qū)域(無論于該最終圖案或180相位盒匣或鉻邊界區(qū)域)被界定為0相位。
在步驟130，一非透明線路被附加至該關(guān)鍵性多晶硅區(qū)段的相對平行邊緣。附加此一非透明線路有助于最小圖案化的問題，例如像差及其它相似問題。
在步驟140，該鉻被圖案化且蝕刻于掩模上。當(dāng)鉻部份界定程序或該鉻被圖案化后，一阻層被涂覆且該阻層部分系選擇性移除于180相位部分所形成的區(qū)域。在一典型實(shí)施例中一超尺寸的180相位圖案或一相位蝕刻盒匣被界定以允許該阻層被移除及蝕刻石英。該超尺寸的阻層圖案覆蓋住鉻的任一開口以避免蝕刻。一干或濕蝕刻可用來在形成該180相位區(qū)域時(shí)蝕刻該石英至更小厚度。該180相位部分的形成與相位蝕刻盒匣將進(jìn)一步描述于圖2中。
在步驟150，修整掩模被形成有該最終多晶硅圖案化外側(cè)的鉻邊界區(qū)域的超尺寸的形體開口。該修整掩模開口超尺寸的原因在其尺寸區(qū)域稍大于該邊界區(qū)域。一典型修整掩模如圖3所示。
圖2描述一相位掩模200的參照圖1所述利用該制造過程加以成形或設(shè)計(jì)的頂視圖。相位掩模200包含有多晶硅區(qū)域210、180相位區(qū)域220、0相位區(qū)域230、以及180相位邊界區(qū)域240。多晶硅區(qū)域210(在圖2中所描述的標(biāo)記區(qū)域)為關(guān)鍵性多晶硅區(qū)段。180相位區(qū)域220與0相位區(qū)域230有助于界定多晶硅區(qū)域210并能夠通過手工或用來設(shè)計(jì)相位掩模的計(jì)算機(jī)軟件程序以生成該相位掩模。180相位邊界區(qū)域240可形成于在該未界定有多晶硅圖案的180相位區(qū)域220的外側(cè)邊緣。
相位掩模200亦可包含一界定于區(qū)域外側(cè)區(qū)域250。在一典型實(shí)施例中，區(qū)域250(如圖2所描述的部分)被分配為0相位。
相位蝕刻盒匣260(如圖2所描繪的粗體虛線)為用于形成180相位區(qū)域220所界定圖案的區(qū)域。其特點(diǎn)在于該相位蝕刻盒匣260位置被自我校準(zhǔn)至鉻圖案以避免與原始鉻圖案相對應(yīng)的蝕刻圖案的不一致(misplacement)。在另一實(shí)施例中，其可能促使該蝕刻輪廓部分地為鉻所覆蓋以部分地藏匿該蝕刻輪廓。該部分藏匿的蝕刻輪廓允許側(cè)壁輪廓有少許變化。
修整掩模開口270(如圖2所描繪的標(biāo)記線)在該電場或修整掩模應(yīng)用時(shí)界定出一曝露區(qū)域。一典型修整掩模對應(yīng)至修整掩模開口270，其描述于圖3。
相位掩模200亦可包含非透明線路280位于該關(guān)鍵性多晶硅區(qū)域相對平行邊緣。添加非透明線路280有助于最小化例如像差及其它相似等圖案爭議。一修整掩模對應(yīng)至相位掩模200可包含開口于非透明線路的擴(kuò)充區(qū)域上。
圖3描述一電場或修整掩模300的頂視圖。修整掩模300與圖2所描述的相位掩模200一起作用。修整掩模300包含有對應(yīng)至圖2修整掩模開口270的開口310。
圖4描述多晶硅線路400其分離180相位區(qū)域410及0相位區(qū)域420。一鉻邊界430位于沿180相位區(qū)域410邊緣。一非透明線路440位于沿0相位區(qū)域420邊緣。通過設(shè)置非透明線路440或一虛線路于該0相位區(qū)域邊緣以加強(qiáng)對稱性，因此，可改善掩模產(chǎn)生。再者，該圖案可能對于像差(coma)及其它偏移(aberration)較為不敏感。
該鉻邊界430的材料得包括任何非透明材質(zhì)的材料。其它任何為熟習(xí)滿足相需求的技術(shù)人士所熟悉得適于做為非透明材料者均可被選為該鉻邊界430的材料。該鉻邊界430得具有近似于一極小值閘極的寬度或介于該0相位與180相位區(qū)域間的臨界閘極所形成的寬度。
非透明線路440能有助于避免像差沖擊或影響亦或臨界尺寸(critical dimension，CD)的變化。非對稱圖案已經(jīng)發(fā)現(xiàn)對于像差情況敏感。再者，于修整相移位掩模(trim phase shifting mask)的分離閘極(isolated gate)設(shè)計(jì)為非對稱性。幸運(yùn)的是，添加非透明線路440可使得設(shè)計(jì)變得更加對稱，而有效幫助避免修整相移位掩模設(shè)計(jì)時(shí)分離閘極的像差(coma)情況。
幸運(yùn)地，參照先前附圖所描述的制造過程將可改善閘極寬度控制、線路端圖案分辨率、以及該圖案化過程窗口。再者，該過程可最小化該轉(zhuǎn)換區(qū)域的數(shù)量，而使橋接(bridging)或捏縮(pinchig)得以可行。此外，該制造過程可促使該修整掩模部分相似于該相位掩模的關(guān)鍵部分，亦即于該鉻掩模(或一溝槽中)有一相對狹窄開口。提供該關(guān)鍵性部分相似于該相位掩模具有一優(yōu)點(diǎn)在于，使得該相位掩模的最佳照度狀況更近似或相同于該修整掩模。借此，該操作者不需改變設(shè)定(亦即數(shù)值孔徑、局部黏著、聚焦、或曝光等)。
當(dāng)該典型實(shí)施例經(jīng)由先前附圖所揭示及描述后現(xiàn)在應(yīng)更為清晰，其應(yīng)可理解的是該些實(shí)施例僅為例示。例如，其余的實(shí)施例可包含不同用以產(chǎn)生相移位區(qū)域的技術(shù)。再者，本發(fā)明并非限定于一特定實(shí)施例，而可擴(kuò)充至不同修正、組合與變更，而未脫離下述申請專利范圍所涵蓋的精神與技術(shù)范疇。
權(quán)利要求
1.一種設(shè)計(jì)相移位掩模方法，其包括確認(rèn)相移位掩模的第一相位區(qū)域邊緣，該第一相位區(qū)域位于鄰近的關(guān)鍵性多晶硅區(qū)域，且該確認(rèn)邊緣不是與該關(guān)鍵性多晶硅區(qū)域相鄰的該第一相位區(qū)域邊緣；擴(kuò)充相對且平行至鄰近于該關(guān)鍵性多晶硅區(qū)域的第一相位區(qū)域側(cè)邊的該確認(rèn)區(qū)域的一側(cè)以界定出一線路；以及形成一非透明線路于沿該第一相位區(qū)域邊緣相對且平行至鄰近該關(guān)鍵性多晶硅區(qū)域的該第一相位區(qū)域側(cè)邊的線路上。
2.如權(quán)利要求1所述的方法，進(jìn)一步包括確認(rèn)一相移位掩模第二相位區(qū)域的邊緣，該第二相位區(qū)域位于鄰近該關(guān)鍵性多晶硅區(qū)域且該確認(rèn)邊緣不是與該關(guān)鍵性多晶硅區(qū)域相鄰的該第二相位區(qū)域邊緣；擴(kuò)充該確認(rèn)邊緣以界定出一沿著該第二相位區(qū)域邊緣的第二線路；以及在該第二線路形成鉻以形成一沿著該第二相位區(qū)域邊緣的鉻邊界。
3.如權(quán)利要求1所述的方法，進(jìn)一步包括分配相位極性至該第一相位區(qū)域；界定該第一相位區(qū)域邊緣；建立一圍繞該界定區(qū)域的邊界；以及分配區(qū)域于該所建立邊界的外側(cè)使其具有0相位。
4.如權(quán)利要求3所述的方法，其中，分配該第1相位區(qū)域和第2相位區(qū)域使彼此相差180度相角。
5.一種產(chǎn)生相移位圖案以改善閘極及其它層級圖案化的方法，其包括界定關(guān)鍵性閘極區(qū)域；生成相位區(qū)域于該關(guān)鍵性閘極區(qū)域的任一側(cè)；分配相對相位極性至該關(guān)鍵性閘極區(qū)域任一側(cè)的相位區(qū)域；通過分配相位極性增強(qiáng)相位區(qū)域；界定相位轉(zhuǎn)換有可能發(fā)生的毀損區(qū)域；產(chǎn)生多邊形以界定其余邊緣且排除該所界定的毀損區(qū)域；在第一相位區(qū)域外側(cè)建構(gòu)一邊界區(qū)域以形成一鉻邊緣；以及沿著第二相位區(qū)域的邊緣建構(gòu)一邊界線路，該邊緣相對且平行鄰近該關(guān)鍵性閘極區(qū)域的第二相位區(qū)域側(cè)邊。
6.如權(quán)利要求5所述的方法，進(jìn)一步包括修正違反設(shè)計(jì)準(zhǔn)則的部分；以及提供近似光學(xué)與相位區(qū)域制造過程修正以產(chǎn)生合適的圖案。
7.如權(quán)利要求5所述的方法，進(jìn)一步包括產(chǎn)生修整掩模以移除在該需求圖案外側(cè)的第一相位區(qū)域與第二相位區(qū)域間的非需求圖案。
8.如權(quán)利要求7所述的方法，其中，所述產(chǎn)生修整掩模是由超尺寸的邊界與毀損區(qū)域來完成。
9.一種配置用于集成電路制造過程的掩模，該掩模包括關(guān)鍵性多晶硅區(qū)段，其由0相位區(qū)域的第一邊緣與180相位區(qū)域的第一邊緣所界定；鉻邊界區(qū)域，其位于該180相位區(qū)域的第二邊緣外側(cè)，該180相位區(qū)域的第二邊緣不同于該180相位區(qū)域的第一邊緣，其中，該鉻邊界區(qū)域包含非透明材料；以及非透明線路，其位于該0相位區(qū)域的平行邊緣，該平行邊緣不同于該0相位區(qū)域的第一邊緣。
10.如權(quán)利要求9所述的掩模，進(jìn)一步包括一區(qū)域，其位于具有0相位的界定區(qū)域的外側(cè)。
全文摘要
一種將邊界區(qū)域添加至界定有多邊形0相位圖案的平行邊緣外側(cè)的方法。該方法可降低光學(xué)距離校正(Optical Proximity Correction，OPC)需求，并改善集成電路的制造與圖案化制造過程窗口。該方法亦可同時(shí)設(shè)置0相位與180相位的多邊形寬度至特定尺寸，俾使光學(xué)距離校正易于分配。
文檔編號G03F1/00GK1701279SQ02824782
公開日2005年11月23日 申請日期2002年12月9日 優(yōu)先權(quán)日2001年12月11日
發(fā)明者T·P·盧康科, C·A·斯彭斯 申請人:先進(jìn)微裝置公司