基于fpga的階乘計(jì)算實(shí)驗(yàn)裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于階乘計(jì)算設(shè)備或裝置技術(shù)領(lǐng)域，具體涉及到基于FPGA的階乘計(jì)算實(shí)驗(yàn)裝置。
【背景技術(shù)】
[0002]目前，學(xué)生實(shí)踐中經(jīng)常用到的階乘計(jì)算實(shí)驗(yàn)裝置存在以下不足:
[0003]1.電路復(fù)雜，連線較多，集成度不夠，控制不方便；
[0004]2.不具有多種通信接口及網(wǎng)絡(luò)連接和管理能力；
[0005]3.階乘計(jì)算的實(shí)現(xiàn)方式是由軟件程序?qū)崿F(xiàn)；
[0006]4.不能鍛煉學(xué)生綜合分析、解決問(wèn)題的能力。

【發(fā)明內(nèi)容】

[0007]本實(shí)用新型所要解決的技術(shù)問(wèn)題在于克服上述的階乘計(jì)算實(shí)驗(yàn)裝置的不足，提供一種電路簡(jiǎn)單、集成度高、外圍元件少、設(shè)計(jì)合理的基于FPGA的階乘計(jì)算實(shí)驗(yàn)裝置。
[0008]解決上述技術(shù)問(wèn)題所采用的技術(shù)方案是:它具有對(duì)系統(tǒng)進(jìn)行控制的控制電路；通信電路，該電路與控制電路相連；顯示電路，該電路與控制電路相連。
[0009]控制電路為:集成電路U5的R5腳、P5腳、N5腳、N6腳、P6腳、R6腳、R7腳、P7腳、T8腳、M8腳接通信電路，集成電路U5的PlO腳、Rll腳、Nll腳、NI2腳、M9腳、Mll腳、Ml2腳、P12腳、R12腳、T13腳接顯示電路，集成電路U5的Gl腳接晶振Yl的4腳，集成電路U5的 H14 腳、H15 腳、J14 腳、J15 腳、J3 腳、J2 腳、K4 腳、H2 腳、J4 腳、H4 腳、H3 腳、J13 腳、K13腳接連接器J5的14腳?2腳，集成電路U5的TlO腳、T7腳、K9腳、K7腳、JlO腳、J8腳、H9腳、H7腳、GlO腳、G8腳、AlO腳、A7腳、H6腳、HlI腳接1.5V電源，集成電路U5的Cl腳、G6腳、Pl 腳、FlO 腳、F7 腳、A3 腳、A14 腳、P16 腳、C16 腳、Kll 腳、T3 腳、T14 腳、LlO 腳、L7 腳接3V電源，集成電路U5的Jll腳、J12腳、J5腳、J6腳、J7腳、J9腳、K6腳、K8腳、KlO腳、L6 腳、L8 腳、Lll 腳、Tl 腳、T5 腳、T12 腳、T16 腳、Al 腳、A5 腳、A12 腳、A16 腳、F6 腳、F8腳、F9腳、Fll腳、G7腳、G9腳、Gll腳、H8腳、HlO腳接地，連接器J5的I腳接地，晶振Yl的I腳接3V電源、3腳接地；集成電路U5的型號(hào)為EP1C6F256C7，晶振Yl的型號(hào)為JHY50M。
[0010]本實(shí)用新型采用集成電路U5作為FPGA芯片，由集成電路U5產(chǎn)生顯示控制邏輯和通信控制邏輯，驅(qū)動(dòng)顯示電路和通信電路工作，該裝置電路簡(jiǎn)單、集成度高、外圍元件少，可應(yīng)用于實(shí)驗(yàn)室階乘計(jì)算實(shí)驗(yàn)裝置。
【附圖說(shuō)明】
[0011]圖1是本實(shí)用新型的電氣原理方框圖。
[0012]圖2是圖1中控制電路和顯示電路的電子線路原理圖。
[0013]圖3是圖1中通信電路的電子線路原理圖。
【具體實(shí)施方式】
[0014]下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型作進(jìn)一步詳細(xì)說(shuō)明，但本實(shí)用新型不限于這些實(shí)施例。
[0015]實(shí)施例1
[0016]在圖1中，本實(shí)用新型的基于FPGA的階乘計(jì)算實(shí)驗(yàn)裝置由控制電路、顯示電路、通信電路連接構(gòu)成，顯示電路與控制電路相連，通信電路與控制電路相連。
[0017]在圖2中，本實(shí)施例的控制電路由集成電路U5、晶振Yl、連接器J5連接構(gòu)成，集成電路U5的型號(hào)為EP1C6F256C7，晶振Yl的型號(hào)為JHY50M。集成電路U5的R5腳、P5腳、N5腳、N6腳、P6腳、R6腳、R7腳、P7腳、T8腳、M8腳接通信電路，集成電路U5的PlO腳、RlI腳、NI I腳、NI 2腳、M9腳、Ml I腳、Ml 2腳、P12腳、Rl 2腳、T13腳接顯示電路，集成電路U5的Gl腳接晶振Yl的4腳，集成電路U5的H14腳、H15腳、J14腳、J15腳、J3腳、J2腳、K4腳、H2腳、J4腳、H4腳、H3腳、J13腳、K13腳接連接器J5的14腳?2腳，集成電路U5的TlO腳、T7 腳、K9 腳、K7 腳、JlO 腳、J8 腳、H9 腳、H7 腳、GlO 腳、G8 腳、AlO 腳、A7 腳、H6 腳、Hll 腳接1.5V電源，集成電路U5的Cl腳、G6腳、Pl腳、FlO腳、F7腳、A3腳、A14腳、P16腳、C16腳、KlI腳、T3腳、T14腳、LlO腳、L7腳接3V電源，集成電路U5的Jll腳、J12腳、J5腳、J6腳、J7 腳、J9 腳、K6 腳、K8 腳、KlO 腳、L6 腳、L8 腳、Lll 腳、Tl 腳、T5 腳、T12 腳、T16 腳、Al腳、A5腳、A12腳、A16腳、F6腳、F8腳、F9腳、Fl I腳、G7腳、G9腳、Gl I腳、H8腳、HlO腳接地，連接器J5的I腳接地，晶振Yl的I腳接3V電源、3腳接地。
[0018]顯示電路由連接器J6連接構(gòu)成，連接器J6的型號(hào)為IXD1602。連接器J6的14腳?4腳依次接集成電路U5的PlO腳、Rll腳、Nll腳、N12腳、M9腳、Mll腳、M12腳、P12腳、R12腳、T13腳，連接器J6的15腳和2腳接3V電源、I腳和16腳以及I腳接地。
[0019]通信電路由集成電路Ul?集成電路U4、電阻Rl?電阻R6、電容Cl?電容C7、連接器Jl?連接器J4、晶振Y2連接構(gòu)成，集成電路Ul的型號(hào)為MAX488，集成電路U2的型號(hào)為FT232BM，集成電路U3的型號(hào)為MAXA485，集成電路U4的型號(hào)為SP3223。集成電路Ul的3腳接集成電路U5的R5腳、2腳接集成電路U5的P5腳、5腳接連接器Jl的I腳、6腳接連接器Jl的2腳、8腳接連接器Jl的3腳和電阻Rl的一端、7腳接連接器Jl的4腳和電阻Rl的另一端、I腳接5V電源、4腳接地。集成電路U2的8腳通過(guò)電阻R2接連接器J2的3腳、7腳通過(guò)電阻接連接器J2的2腳、5腳通過(guò)電阻R4和電阻R3接連接器J2的2腳、24腳接集成電路U5的T8腳、25腳接集成電路U5的M8腳、28腳接電容Cl的一端和晶振Y2的一端、27腳接電容C4的一端和晶振Y2的另一端、6腳接電容C7的一端、30腳通過(guò)電阻R6接5V電源、3腳和26腳以及4腳接5V電源、13腳接3V電源、9腳、29腳、31腳、14腳接地。集成電路U3的I腳?4腳依次接集成電路U5的N5腳、N6腳、P6腳、R6腳，集成電路U3的7腳接連接器J3的I腳和電阻R5的一端、6腳接連接器J3的2腳和電阻R5的另一端、8腳接5V電源、5腳接地。集成電路U4的2腳接電容C3的一端、4腳接電容C3的另一端、5腳接電容C6的一端、6腳接電容C6的另一端、13腳接集成電路U5的R7腳、16腳接集成電路U5的P7腳、3腳接電容C2的一端、7腳接電容C5的一端、17腳接連接器J4的I腳、15腳接連接器J4的3腳、14腳接連接器J4的4腳、20腳和19腳接3V電源、18腳和I腳接地。電容Cl、電容C4、電容C7的另一端接地，電容C2和電容C5的另一端相連，連接器J2的I腳接5V電源、4腳接地，連接器J4的2腳和4腳接地。
[0020]本實(shí)用新型工作原理如下:
[0021]系統(tǒng)上電，電路開始正常工作，接收的數(shù)據(jù)信號(hào)從連接器Jl的3腳、4腳輸出，輸入到集成電路Ul的7腳、8腳，從集成電路Ul的2腳輸出，輸入到集成電路U5的P5腳；從連接器J2的2腳、3腳輸出，經(jīng)過(guò)電阻R2、電阻R3，輸入到集成電路U2的7腳、8腳，從集成電路U2的24腳輸出，輸入到集成電路U5的T8腳；從連接器J3的I腳、2腳輸出，輸入到集成電路U3的6腳、7腳，從集成電路U3的I腳輸出，輸入到集成電路U5的N5腳；從連接器J4的3腳輸出，輸入到集成電路U4的15腳，從集成電路U4的16腳輸出，輸入到集成電路U5的R7腳。由集成電路U5產(chǎn)生通信協(xié)議邏輯，接收從通信協(xié)議傳輸?shù)臄?shù)據(jù)信號(hào)，由集成電路U5產(chǎn)生階乘算法控制邏輯，并計(jì)算出算法的結(jié)果，由集成電路U5產(chǎn)生連接器J6的控制邏輯，并將結(jié)果輸出到連接器J6上，控制信號(hào)從集成電路U5的P12腳、R12腳、T13腳輸出，輸入到連接器J6的4腳?6腳，數(shù)據(jù)信號(hào)從集成電路U5的PlO腳、Pl I腳、Rll腳、NI I腳、N12腳、M9腳、Mll腳、M12腳輸出，輸入到連接器J6的7腳?14腳，顯示計(jì)算結(jié)果。
【主權(quán)項(xiàng)】
1.一種基于FPGA的階乘計(jì)算實(shí)驗(yàn)裝置，其特征在于它具有: 對(duì)系統(tǒng)進(jìn)行控制的控制電路； 通信電路，該電路與控制電路相連； 顯示電路，該電路與控制電路相連； 所述的控制電路為:集成電路U5的R5腳、P5腳、N5腳、N6腳、P6腳、R6腳、R7腳、P7腳、T8腳、M8腳接通信電路，集成電路U5的PlO腳、Rll腳、Nll腳、NI2腳、M9腳、Mll腳、M12腳、P12腳、R12腳、T13腳接顯示電路，集成電路U5的Gl腳接晶振Yl的4腳，集成電路 U5 的 H14 腳、H15 腳、J14 腳、J15 腳、J3 腳、J2 腳、K4 腳、H2 腳、J4 腳、H4 腳、H3 腳、J13腳、K13腳接連接器J5的14腳?2腳，集成電路U5的TlO腳、T7腳、K9腳、K7腳、JlO腳、J8腳、H9腳、H7腳、GlO腳、G8腳、AlO腳、A7腳、H6腳、Hll腳接1.5V電源，集成電路U5的 Cl 腳、G6 腳、Pl 腳、FlO 腳、F7 腳、A3 腳、A14 腳、P16 腳、C16 腳、Kll 腳、T3 腳、T14 腳、LlO腳、L7腳接3V電源，集成電路U5的Jll腳、J12腳、J5腳、J6腳、J7腳、J9腳、K6腳、K8 腳、KlO 腳、L6 腳、L8 腳、Lll 腳、Tl 腳、T5 腳、T12 腳、T16 腳、Al 腳、A5 腳、A12 腳、A16腳、F6腳、F8腳、F9腳、Fll腳、G7腳、G9腳、Gll腳、H8腳、HlO腳接地，連接器J5的I腳接地，晶振Yl的I腳接3V電源、3腳接地；集成電路U5的型號(hào)為EP1C6F256C7，晶振Yl的型號(hào)為JHY50M。
【專利摘要】一種基于FPGA的階乘計(jì)算實(shí)驗(yàn)裝置，它具有對(duì)系統(tǒng)進(jìn)行控制的控制電路；通信電路，該電路與控制電路相連；顯示電路，該電路與控制電路相連。該裝置電路簡(jiǎn)單、集成度高、外圍元件少，可應(yīng)用于實(shí)驗(yàn)室階乘計(jì)算實(shí)驗(yàn)裝置。
【IPC分類】G09B19/02
【公開號(hào)】CN204667691
【申請(qǐng)?zhí)枴緾N201520241003
【發(fā)明人】黨學(xué)立, 郭紅霞, 張菁
【申請(qǐng)人】榆林學(xué)院
【公開日】2015年9月23日
【申請(qǐng)日】2015年4月20日