像素驅(qū)動(dòng)電路、顯示基板和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示技術(shù)領(lǐng)域，具體而言，涉及一種像素驅(qū)動(dòng)電路、一種顯示基板和一種顯示裝置。
【背景技術(shù)】
[0002]G0A(Gate on Array)技術(shù)可以有效提高像素驅(qū)動(dòng)電路的集成度，其中一種像素驅(qū)動(dòng)電路通過信號輸出晶體管輸出時(shí)鐘信號，該信號輸出晶體管的源極連接時(shí)鐘信號端，當(dāng)柵極輸入高電平時(shí)，能夠通過漏極將時(shí)鐘信號導(dǎo)出。也即在正常工作狀態(tài)下，當(dāng)信號輸出晶體管的柵極輸入高電平時(shí)，可將信號輸出晶體管開啟，從而將時(shí)鐘信號由漏極輸出。
[0003]但是在信號輸出晶體管的柵極輸入低電平時(shí)，由于像素驅(qū)動(dòng)電路中耦合電容的存在，時(shí)鐘信號端的高電平信號會(huì)對信號輸出晶體管的柵極造成影響，在信號輸出晶體管的柵極形成耦合電壓。特別是在高溫工作條件下，信號輸出晶體管的Vth(閾值電壓)會(huì)發(fā)生漂移，使得信號輸出晶體管在柵極電壓較小時(shí)即可開啟，導(dǎo)致信號輸出晶體管的柵極受到時(shí)鐘信號高電平的影響更嚴(yán)重，從而在信號輸出晶體管的柵極輸如低電平的階段，出現(xiàn)高溫 AD (Abnormal Display，顯示不良)。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是，降低時(shí)鐘信號端高電平產(chǎn)生的耦合電壓對信號輸出晶體管的影響。
[0005]為此目的，本發(fā)明提出了一種像素驅(qū)動(dòng)電路，包括:
[0006]信號輸出晶體管和其他晶體管，所述信號輸出晶體管源極的寬度小于所述其他晶體管源極的寬度，所述信號輸出晶體管漏極的寬度大于所述其他晶體管漏極的寬度。
[0007]優(yōu)選地，所述信號輸出晶體管包括N個(gè)子晶體管，第η個(gè)子晶體管漏極的一端與第η-l個(gè)子晶體管漏極相連，另一端與第η+1個(gè)子晶體管漏極相連，1〈η〈Ν。
[0008]優(yōu)選地，所述Ν個(gè)子晶體管中至少一個(gè)子晶體管的源極寬度小于所述其他晶體管的源極寬度，漏極的寬度大于所述其他晶體管漏極的寬度。
[0009]優(yōu)選地，所述Ν個(gè)子晶體管中每個(gè)子晶體管的源極寬度小于所述其他晶體管的源極寬度，漏極的寬度大于所述其他晶體管漏極的寬度。
[0010]優(yōu)選地，所述信號輸出晶體管的寬度和其他晶體管的寬度相等，所述信號輸出晶體管的長度與其他晶體管的長度相等。
[0011]優(yōu)選地，所述信號輸出晶體管的源極寬度比所述其他晶體管的源極寬度小0.3至
0.5微米。
[0012]優(yōu)選地，所述信號輸出晶體管漏極的寬度比所述其他晶體管漏極的寬度大0.3至
0.5微米。
[0013]優(yōu)選地，上述電路還包括:第一信號輸入端、第二信號輸入端、第一時(shí)鐘輸入端、第二時(shí)鐘輸入端、重置輸入端以及輸出端，
[0014]第一晶體管，柵極和源極連接至第一信號輸入端，漏極連接至所述信號輸出晶體管的柵極；
[0015]第二晶體管，柵極連接至第二時(shí)鐘輸入端，源極連接至第一信號輸入端，漏極連接至所述信號輸出晶體管的柵極；
[0016]第三晶體管，柵極和源極連接至第二時(shí)鐘輸入端，漏極連接至第七晶體管的源極；
[0017]第四晶體管，柵極連接至第三晶體管的漏極，源極連接至第二時(shí)鐘輸入端，漏極連接至第八晶體管的源極；
[0018]第五晶體管，柵極連接至重置輸入端，源極連接至所述信號輸出晶體管的柵極，漏極連接至第二信號輸入端；
[0019]第六晶體管，柵極連接至第八晶體管的源極，源極連接至所述信號輸出晶體管的柵極，柵極連接至第二信號輸入端；
[0020]第七晶體管，柵極連接至所述信號輸出晶體管的柵極，漏極連接至第二信號輸入端;
[0021]第八晶體管，柵極連接至所述信號輸出晶體管的柵極，漏極連接至第二信號輸入端;
[0022]第九晶體管，柵極連接至第二時(shí)鐘輸入端，源極連接至輸出端，漏極連接至第二信號輸入端；
[0023]第十晶體管，柵極連接至第八晶體管的源極，源極連接至輸出端，漏極連接至第二信號輸入端；
[0024]第十一晶體管，柵極連接至重置信號端，源極連接至輸出端，漏極連接至第二信號輸入端；
[0025]第一時(shí)鐘輸入端連接至所述信號輸出晶體管的源極。
[0026]本發(fā)明還提出一種顯示基板，包括上述任一項(xiàng)所述的像素驅(qū)動(dòng)電路。
[0027]本發(fā)明還提出了一種顯示裝置，包括上述顯示基板。
[0028]根據(jù)上述技術(shù)方案，通過縮小信號輸出晶體管的源極寬度，可以降低源極與柵極的正對面積，從而降低信號輸出晶體管的柵源電容Cgs。另一方面通過增大信號輸出晶體管的漏極寬度，從而提高信號輸出晶體管的柵漏電容Cgd，進(jìn)而使得耦合電壓降低。避免了在信號輸出晶體管的柵極產(chǎn)生較大的耦合電壓，改善了信號輸出晶體管的高溫AD問題。
【附圖說明】
[0029]通過參考附圖會(huì)更加清楚的理解本發(fā)明的特征和優(yōu)點(diǎn)，附圖是示意性的而不應(yīng)理解為對本發(fā)明進(jìn)行任何限制，在附圖中:
[0030]圖1示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的信號輸出晶體管和其他晶體管的比較示意圖；
[0031]圖2示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的像素驅(qū)動(dòng)電路的示意圖；
[0032]圖3示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的信號輸出晶體管上耦合電壓的示意圖；
[0033]圖4示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的信號輸出晶體管的結(jié)構(gòu)示意圖；
[0034]圖5示出了根據(jù)本發(fā)明又一個(gè)實(shí)施例的信號輸出晶體管和其他晶體管的比較示意圖。
【具體實(shí)施方式】
[0035]為了能夠更清楚地理解本發(fā)明的上述目的、特征和優(yōu)點(diǎn)，下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明進(jìn)行進(jìn)一步的詳細(xì)描述。需要說明的是，在不沖突的情況下，本申請的實(shí)施例及實(shí)施例中的特征可以相互組合。
[0036]在下面的描述中闡述了很多具體細(xì)節(jié)以便于充分理解本發(fā)明，但是，本發(fā)明還可以采用其他不同于在此描述的其他方式來實(shí)施，因此，本發(fā)明的保護(hù)范圍并不受下面公開的具體實(shí)施例的限制。
[0037]如圖1所示，根據(jù)本發(fā)明一個(gè)實(shí)施例的像素驅(qū)動(dòng)電路，包括:
[0038]信號輸出晶體管M0和其他晶體管，信號輸出晶體管M0源極1的寬度小于其他晶體管源極的寬度，信號輸出晶體管漏極2的寬度大于其他晶體管漏極的寬度。
[0039]如圖2所示，在一種G0A像素驅(qū)動(dòng)電路中，除了包含信號輸出晶體管M0，還包含其他晶體管。在本實(shí)施例中，除了信號輸出晶體管M0，其他晶體管(Ml至Mil)漏極的寬度相等，且源極的寬度相等。
[0040]圖1中以晶體管Ml的源極和漏極為例，與信號輸出晶體管M0的源極和漏極進(jìn)行對比說明。其中M0源極1的寬度Ws小于Ml源極的寬度Ws’，M0漏極2的寬度Wd大于Ml漏極的寬度Wd’.
[0041]如圖3所示，根據(jù)電荷守恒原理，G0A像素驅(qū)動(dòng)電路中信號輸出晶體管M0柵極的耦合電壓VQ = (VH-VL)Cgs/(CgS+Cgd+CS)，其中，VH和VL分別是時(shí)鐘信號端的最高電壓和最低電壓，Cgs是信號輸出晶體管的柵源電容，Cgd是信號輸出晶體管的柵漏電容，Cs信號輸出晶體管柵極和漏極之間的寄生電容。
[0042]根據(jù)上式可知，只要寄生電容Cs足夠大，Cgs的影響對耦合電壓的影響就很小，但是將Cs變大，信號輸出晶體管的電壓上升的時(shí)間變長，影響輸出效果。
[0043]本實(shí)施例通過縮小信號輸出晶體管的源極寬度，降低源極與柵極的正對面積，從而降低Cgs。另一方面通過增大信號輸出晶體管的漏極寬度，從而提高Cgd，進(jìn)而使得VQ降低。避免了在信號輸出晶體管的柵極產(chǎn)生較大的耦合電壓，改善了信號輸出晶體管的高溫AD冋題。
[0044]如圖4所示，優(yōu)選地，信號輸出晶體管包括N個(gè)子晶體管，第η個(gè)子晶體管漏極的一端與第η-l個(gè)子晶體管漏極相連，另一端與第η+1個(gè)子晶體管漏極相連，1〈η〈Ν。
[0045]在本實(shí)施例中，Ν個(gè)子晶體管的源極1可以連接至同一條數(shù)據(jù)線4，并且在源極1和漏極2之下還設(shè)置有柵極3，當(dāng)然，在柵極3和源極1、漏極2之間還設(shè)置有柵絕緣層和有源層等結(jié)構(gòu)。
[0046]本實(shí)施例中的Ν個(gè)子晶體管的每個(gè)源極1都可以作為信號輸入端，每個(gè)漏極2都可以作為信號輸出端，即使其中的個(gè)別子晶體管出現(xiàn)問題而無法正常開啟，其他子晶體管仍能保證信號的正常傳輸。
[0047]優(yōu)選地，Ν個(gè)子晶體管中至少一個(gè)子晶體管的源極寬度小于其他晶體管的源極寬度，漏極的寬度大于其他晶體管漏極的寬度。
[0048]本實(shí)施例只需改變?chǔ)瓊€(gè)子晶體管中至少一個(gè)子晶體管源極寬度和漏極寬度，工序較為簡單，對GOA版圖的影響較小。
[0049]優(yōu)選地，N個(gè)子晶體管中每個(gè)子晶體管的源極寬度小于其他晶體管的源極寬度，漏極的寬度大于其他晶體管漏極的寬度。
[0050]本實(shí)施例可以對N個(gè)子晶體管中每個(gè)子晶體管的源極寬度和漏極寬度進(jìn)行調(diào)整，從而最大程度地