體管Mll的源極和漏極的電平發(fā)生變化時，第十一晶體管Mll能夠發(fā)生自舉作用，使得第四節(jié)點D(即第十一晶體管Mll的柵極連接的節(jié)點)的電平和信號輸出端OUTPUT輸出的電平之間保持一定的電平差。
[0042]需要說明的是，上述第一直流信號輸入端CN輸出的電平信號與第二直流信號輸入端CNB輸出的電平信號反相，即為第一直流信號輸入端CN輸出的電平信號為高電平時，第二直流信號輸入端CNB輸出的電平信號為低電平，第二直流信號輸入端CNB輸出的電平信號為低電平時，第一直流信號輸入端CN輸出的電平信號為高電平。第一時鐘信號輸入端CKl輸出的電平信號、第二時鐘信號輸入端CK2輸出的電平信號、第三時鐘信號輸入端CK3輸出的電平信號與第四時鐘信號輸入端CK4輸出的電平信號為相差1/4周期的時鐘信號。
[0043]此外，本發(fā)明實施例還提供了一種柵極驅(qū)動電路，該柵極驅(qū)動電路包括如上所述的移位寄存器，所有移位寄存器相互級聯(lián)，其中，除第一級移位寄存器外，每一級移位寄存器的信號輸入端連接到上一級移位寄存器的信號輸出端；除最后一級移位寄存器外，每一級移位寄存器的復(fù)位信號控制端連接到下一級移位寄存器的信號輸出端；并且每一級移位寄存器的信號輸出端均連接陣列基板上的一條柵線。本發(fā)明實施例中的柵極驅(qū)動電路能夠?qū)崿F(xiàn)正向掃描和反向掃描。由于本發(fā)明實施例所提供的柵極驅(qū)動電路包括如上所述的移位寄存器，因此該柵極驅(qū)動電路具有和移位寄存器相同的有益效果，此處不再進行贅述。
[0044]此外，本發(fā)明實施例還提供了一種顯示裝置，該顯示裝置包括如上所述的柵極驅(qū)動電路。該顯示裝置可以為:液晶面板、電子紙、手機、平板電腦、電視機、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。由于本發(fā)明實施例所提供的顯示裝置包括如上所述的柵極驅(qū)動電路，因此該顯示裝置具有和柵極驅(qū)動電路相同的有益效果，此處不再進行贅述。
[0045]實施例二
[0046]本發(fā)明實施例提供了一種移位寄存器的驅(qū)動方法，該驅(qū)動方法用于驅(qū)動如上所述的移位寄存器，該驅(qū)動方法包括:
[0047]通過不同的控制點控制第一反饋模塊包括的不同的反饋單元，以控制第一節(jié)點的電位，并通過第一節(jié)點控制下拉模塊，控制第一電平輸入端與信號輸出端的連接。
[0048]由于通過不同的控制點控制第一反饋模塊包括的不同的反饋單元，且每個反饋單元的輸入端均連接第一電平輸入端，每個反饋單元的輸出端均連接下拉模塊的控制端，每個反饋單元均能單獨控制下拉模塊的控制端和第一電平輸入端之間的連接，因此，即使其中一個反饋單元無法正常工作時，例如，該反饋單元的控制端連接的控制點的電平不穩(wěn)，或者，該反饋單元損壞時，還有至少一個反饋單元可以控制下拉模塊的控制端和第一電平輸入端之間的連接，進而控制移位寄存器的信號輸出端與第一電平輸入端的連接，因此，本發(fā)明中的移位寄存器具有很強的抗噪聲能力。
[0049]進一步地，如圖1和2所示，當移位寄存器還包括控制模塊3，第一反饋模塊I包括兩個反饋單元，兩個反饋單元為第一反饋單元11和第二反饋單元12，且各個模塊、單元之間具有如圖1和圖2所示的連接關(guān)系時，上述通過不同的控制點控制不同的反饋單元的步驟具體包括:
[0050]上述不同的控制點為第二節(jié)點B和第三節(jié)點C ;
[0051]通過控制模塊3的輸出端控制第二節(jié)點B，通過第二節(jié)點B控制第一反饋單元11，以控制第一電平輸入端Vl與信號輸出端OUTPUT的連接；
[0052]通過信號輸出端OUTPUT控制第三節(jié)點C，通過第三節(jié)點C控制第二反饋單元12，從而控制第一電平輸入端Vl與第一節(jié)點A的連接，進而控制第一電平輸入端Vl與信號輸出端OUTPUT的連接。
[0053]下面結(jié)合如圖2所示的本發(fā)明實施例中的移位寄存器的電路示意圖和圖3所示的本發(fā)明實施例中的移位寄存器的工作時序圖，對本發(fā)明實施例中的移位寄存器的一種最為具體的驅(qū)動方法進行說明。需要說明的是，本發(fā)明實施例以所有的晶體管的類型為N型晶體管為例進行說明，當N型晶體管的控制端的電平為高電平時，晶體管導(dǎo)通；當N型晶體管的控制端的電平為低電平時，晶體管截止。其中，第一電平輸入端Vi輸出低電平信號，第二電平輸入端V2輸出高電平信號，第一直流信號輸入端CN輸出高電平信號，第二直流信號輸入端CNB輸出低電平信號。移位寄存器的信號輸出端OUTPUT輸出的移位信號為高電平信號。
[0054]第一階段Tl:第一時鐘信號輸入端CKl輸出低電平信號，第二時鐘信號輸入端CK2輸出低電平信號，第四時鐘信號輸入端CK4輸出低電平信號，起始信號輸入端STV輸出高電平信號，復(fù)位信號輸入端RESET輸出低電平信號。由于復(fù)位信號輸入端RESET輸出低電平信號，從而使得第四晶體管M4截止。由于起始信號輸入端STV輸出高電平信號，從而使得第三晶體管M3導(dǎo)通，第一直流信號輸入端CN輸出的高電平信號使得第二節(jié)點B的電平變?yōu)楦唠娖?，對第二電容C2進行充電，同時第一晶體管Ml導(dǎo)通，第一電平輸入端Vl輸入的低電平信號使得第一節(jié)點A的電平信號變?yōu)榈碗娖剑M而使得第五晶體管M5截止。同時，由于第二電平輸入端V2輸出高電平信號，從而使得第十晶體管MlO導(dǎo)通，第二節(jié)點B的高電平傳輸至第四節(jié)點D，使得第四節(jié)點D的電平變?yōu)楦唠娖?，進而使得第十一晶體管Mll導(dǎo)通，第一時鐘信號輸入端CKl輸出的低電平信號傳輸至信號輸出端OUTPUT，使得信號輸出端OUTPUT輸出低電平信號。
[0055]第二階段T2:第一時鐘信號輸入端CKl輸出高電平信號，第二時鐘信號輸入端CK2輸出低電平信號，第四時鐘信號輸入端CK4輸出低電平信號，起始信號輸入端STV輸出低電平信號，復(fù)位信號輸入端RESET輸出低電平信號。由于起始信號輸入端STV輸出低電平信號，從而使得第三晶體管M3截止。由于復(fù)位信號輸入端RESET輸出低電平信號，從而使得第四晶體管M4截止。此時，第二電容C2放電，從而使得第二節(jié)點B保持高電平，進而使得第一晶體管Ml繼續(xù)導(dǎo)通，第一電平輸入端Vl輸出的低電平信號繼續(xù)傳輸至第一節(jié)點A，使得第一節(jié)點A，保持低電平，進而使得第五晶體管M5保持截止。同時，由于第二電平輸入端V2輸出高電平信號，從而使得第十晶體管MlO保持導(dǎo)通，，第二節(jié)點B的高電平傳輸至第四節(jié)點D，使得第四節(jié)點D保持高電平，進而使得第十一晶體管Ml I保持導(dǎo)通，第一時鐘信號輸入端CKl輸出的高電平信號傳輸至信號輸出端OUTPUT，使得信號輸出端OUTPUT輸出高電平信號。
[0056]此時，由于第^^一晶體管Mll存在較大的寄生電容，因此當信號輸出端OUTPUT的輸出信號由低電平信號變?yōu)楦唠娖叫盘柡?，第十一晶體管Mll自身發(fā)生自舉作用，從而使得第四節(jié)點D的電平信號進一步升高，進而使得第十晶體管MlO的一端的電平高于自身的控制端的電平，進而使得第十晶體管MlO截止，有效地使得第四節(jié)點D保持高電平，進而使得第十一晶體管Mll保持導(dǎo)通。
[0057]由于在第二階段T2，第二節(jié)點B和第三節(jié)點C均為高電平，從而第一晶體管Ml和第二晶體管M2均導(dǎo)通，進而第一電平輸入端Vl輸出的低電平信號可以分別通過第一晶體管Ml和第二晶體管M2傳輸至第一節(jié)點A，使得第一節(jié)點A保持低電平，進而使得第五晶體管M5截止，保證信號輸出端OUTPUT穩(wěn)定輸出高電平信號。
[0058]第三階段T3:第一時鐘信號輸入端CKl輸出低電平信號，第二時鐘信號輸入端CK2輸出高電平信號，第四時鐘信號輸入端CK4輸出低電平信號，起始信號輸入端STV輸出低電平信號，復(fù)位信號輸入端RESET輸出高電平信號。在第三階段T3，第一時鐘信號輸入端CKl輸出的信號由高電平信號變?yōu)榈碗娖叫盘柡蟮臉O短時刻內(nèi)，第一時鐘信號輸入端CKl輸出的低電平信號傳輸至信號輸出端OUTPUT，使得信號輸出端OUTPUT輸出低電平信號，由于第十一晶體管MlI的自舉作用，第四節(jié)點D的電平降低，進而使得第十晶體管MlO的兩端的電平均低于控制端的高電平，進而使得第十晶體管Ml