本發(fā)明涉及顯示技術(shù)領(lǐng)域，尤其涉及一種邏輯單元電路和像素驅(qū)動(dòng)電路。

背景技術(shù)：

在顯示領(lǐng)域中，異或門電路作為常用的邏輯單元電路常被用在顯示面板的各種驅(qū)動(dòng)電路中。對(duì)于兩輸入的異或門電路，當(dāng)且僅當(dāng)兩個(gè)輸入信號(hào)不同時(shí)，輸出才為高電壓，否則輸出為低電壓。

現(xiàn)有技術(shù)下，異或門電路為p型晶體管和n型晶體管混用的電路。由于不同類型的晶體管的制作工藝不相同，從而增加了技術(shù)困難，因此現(xiàn)有異或門電路在工藝上和成本上劣勢(shì)明顯。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供一種邏輯單元電路和像素驅(qū)動(dòng)電路，用于解決現(xiàn)有邏輯單元電路中不同類型晶體管混用增加了技術(shù)困難的問題。

為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案：

本發(fā)明實(shí)施例的第一方面，提供一種邏輯單元電路，包括：相同類型的第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第八晶體管、第九晶體管、第十晶體管，其中，所述第一晶體管的柵極、所述第二晶體管的柵極、所述第三晶體管的柵極、所述第四晶體管的柵極均連接第一輸入端；

所述第一晶體管的第一極連接第一電壓端，第二極連接所述第九晶體管的柵極；所述第二晶體管的第一極連接所述第一電壓端，第二極連接所述第十晶體管的柵極；所述第三晶體管的第一極連接所述第九晶體管的柵極，第二極連接第二電壓端；所述第四晶體管的第一極連接所述第一輸出端，第二極連接所述第七晶體管的第一極；

所述第五晶體管的柵極、所述第六晶體管的柵極、所述第七晶體管的柵極、所述第八晶體管的柵極均連接第二輸入端；所述第五晶體管的第一極連接所述第一電壓端，第二極連接所述第九晶體管的柵極；所述第六晶體管的第一極連接所述第一電壓端，第二極連接所述第十晶體管的柵極；所述第七晶體管的第二極連接所述第二電壓端；所述第八晶體管的第一極連接所述第十晶體管的柵極，第二極連接所述第二電壓端；

所述第九晶體管的第一極連接所述第一電壓端，第二極連接所述第一輸出端；所述第十晶體管的第一極連接所述第一電壓端，第二極連接所述第一輸出端。

可選的，所述邏輯單元電路還包括第十一晶體管，所述第十一晶體管的柵極和第一極連接所述第一電壓端，第二極連接所述第一晶體管的第一極和所述第五晶體管的第一極。

可選的，所述邏輯單元電路還包括第十二晶體管，所述第十二晶體管的柵極和第一極連接所述第一電壓端，第二極連接所述第二晶體管的第一極和所述第六晶體管的第一極。

可選的，所述邏輯單元電路還包括第一電容，所述第一電容的一端連接所述第九晶體管的柵極，另一端連接所述第一輸出端。

可選的，所述邏輯單元電路還包括第二電容，所述第二電容的一端連接所述第十晶體管的柵極，另一端連接所述第一輸出端。

可選的，所述邏輯單元電路還包括第十三晶體管、第十四晶體管、第十五晶體管，所述第十三晶體管的柵極連接所述第一晶體管的第二極、所述第二晶體管的第二極、第五晶體管的第二極、所述第六晶體管的第二極，第一極連接所述第十四晶體管的第二極和所述第十五晶體管的柵極，第二極連接所述第二電壓端；所述第十四晶體管的柵極和第一極連接所述第一電壓端；所述第十五晶體管的第一極連接所述第一輸出端，第二極連接所述第二電壓端。

可選的，所述邏輯單元電路還包括第十六晶體管和第十七晶體管，所述第十六晶體管的柵極和第一極連接所述第一電壓端，第二極連接第二輸出端；所述第十七晶體管的柵極連接所述第一輸出端，第一極連接所述第二輸出端，第二極連接所述第二電壓端。

本發(fā)明實(shí)施例的第二方面，提供一種驅(qū)動(dòng)如上所述的任一種的邏輯單元電路的方法，所述邏輯單元電路中的晶體管均為n型晶體管，所述本方法包括：向第一電壓端輸入第一電壓，向第二電壓端輸入第二電壓，向第一輸入端輸入第一信號(hào)，向第二輸入端輸入第二信號(hào)，以使得第一輸出端輸出將所述第一信號(hào)和所述第二信號(hào)異或后的信號(hào)；其中，所述第一電壓大于所述第二電壓。

本發(fā)明實(shí)施例的第三方面，提供一種驅(qū)動(dòng)如上所述的任一種的邏輯單元電路的方法，所述邏輯單元電路中的晶體管均為p型晶體管，所述方法包括：向第一電壓端輸入第三電壓，向第二電壓端輸入第四電壓，向第一輸入端輸入第一信號(hào)，向第二輸入端輸入第二信號(hào)，以使得第一輸出端輸出將所述第一信號(hào)和所述第二信號(hào)同或后的信號(hào)；其中，所述第四電壓大于所述第三電壓。

本發(fā)明實(shí)施例的第四方面，提供一種像素驅(qū)動(dòng)電路，包括如上所述的任一種邏輯單元電路。

本發(fā)明實(shí)施例提供一種邏輯單元電路和像素驅(qū)動(dòng)電路，該邏輯單元電路包括相同類型的十個(gè)晶體管，其中，第一晶體管的柵極、第二晶體管的柵極、第三晶體管的柵極、第四晶體管的柵極均連接第一輸入端。第一晶體管的第一極連接第一電壓端，第二極連接第九晶體管的柵極；第二晶體管的第一極連接第一電壓端，第二極連接第十晶體管的柵極；第三晶體管的第一極連接第九晶體管的柵極，第二極連接第二電壓端；第四晶體管的第一極連接第一輸出端，第二極連接第七晶體管的第一極。

第五晶體管的柵極、第六晶體管的柵極、第七晶體管的柵極、第八晶體管的柵極均連接第二輸入端；第五晶體管的第一極連接第一電壓端，第二極連接第九晶體管的柵極；第六晶體管的第一極連接第一電壓端，第二極連接第十晶體管的柵極；第七晶體管的第二極連接第二電壓端；第八晶體管的第一極連接第十晶體管的柵極，第二極連接第二電壓端。

第九晶體管的第一極連接第一電壓端，第二極連接第一輸出端；第十晶體管的第一極連接第一電壓端，第二極連接第一輸出端。

基于此，本發(fā)明實(shí)施例提供的邏輯單元電路中，各個(gè)晶體管為相同類型的晶體管，因此可以解決現(xiàn)有邏輯單元電路中不同類型晶體管混用增加了技術(shù)困難的問題。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實(shí)施例提供的邏輯單元電路的一種結(jié)構(gòu)示意圖；

圖2為圖1所示的邏輯單元電路中的第一晶體管的一種結(jié)構(gòu)示意圖；

圖3為圖1所示的邏輯單元電路中，第一輸出端的輸出信號(hào)存在閾值電壓損失的示意圖；

圖4為本發(fā)明實(shí)施例提供的邏輯單元電路的另一種結(jié)構(gòu)示意圖；

圖5為圖4所示的邏輯單元電路包括第十六晶體管和第十七晶體管的結(jié)構(gòu)示意圖。

圖6為本發(fā)明實(shí)施例提供的邏輯單元電路中各晶體管均為p型時(shí)的結(jié)構(gòu)示意圖；

圖7為圖6所示的邏輯單元電路包括第十六晶體管和第十七晶體管的結(jié)構(gòu)示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。

實(shí)施例一

本發(fā)明實(shí)施例提供一種如圖1所示的邏輯單元電路，包括相同類型的第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8、第九晶體管t9、第十晶體管t10。本實(shí)施例中，各個(gè)晶體管均為n型晶體管。

其中，第一晶體管t1的柵極、第二晶體管t2的柵極、第三晶體管t3的柵極、第四晶體管t4的柵極均連接第一輸入端uin1。

第一晶體管t1的第一極連接第一電壓端vv1，第二極連接第九晶體管t9的柵極。第二晶體管t2的第一極連接第一電壓端vv1，第二極連接第十晶體管t10的柵極。第三晶體管t3的第一極連接第九晶體管t9的柵極，第二極連接第二電壓端vv2。第四晶體管t4的第一極連接第一輸出端uout1，第二極連接第七晶體管t7的第一極。

第五晶體管t5的柵極、第六晶體管t6的柵極、第七晶體管t7的柵極、第八晶體管t8的柵極均連接第二輸入端uin2。

第五晶體管t5的第一極連接第一電壓端vv1，第二極連接第九晶體管t9的柵極。第六晶體管t6的第一極連接第一電壓端vv1，第二極連接第十晶體管t10的柵極。第七晶體管t7的第二極連接第二電壓端vv2。第八晶體管t8的第一極連接第十晶體管t10的柵極，第二極連接第二電壓端vv2。

第九晶體管t9的第一極連接第一電壓端vv1，第二極連接第一輸出端uout1。第十晶體管t10的第一極連接第一電壓端vv1，第二極連接第一輸出端uout1。

需要說明的是，第一、上述晶體管可以為一個(gè)獨(dú)立的晶體管，也可以為多個(gè)相同類型的晶體管的組合。以第一晶體管t1為例，第一晶體管t1可以如圖1所示，包括一個(gè)晶體管?；蛘呷鐖D2所示，第一晶體管t1包括晶體管t和晶體管t’，晶體管t的柵極連接晶體管t’的柵極，晶體管t的第二極和晶體管t’的第一極；其中，以晶體管t的柵極(或晶體管t’的柵極)作為第一晶體管t1的柵極，以晶體管t的第一極作為第一晶體管t1的第一極，以晶體管t’的第二極作為第一晶體管t1的第二極。

第二、本實(shí)施例中，晶體管的第一極為漏極，第二極為源極。本發(fā)明實(shí)施例提供的邏輯單元電路中，各個(gè)晶體管可以為相同類型的場效應(yīng)晶體管(mos)，也可以為相同類型的薄膜晶體管(tft)，本發(fā)明對(duì)此不作限定。

基于此，本發(fā)明實(shí)施例提供一種邏輯單元電路，由于所述邏輯單元電路中各個(gè)晶體管為相同類型的晶體管，因此可以解決現(xiàn)有邏輯單元電路中不同類型晶體管混用增加了技術(shù)困難的問題。

以下對(duì)本實(shí)施例提供的如圖1所示的邏輯單元電路的工作過程進(jìn)行說明。

向第一電壓端vv1輸入第一電壓，向第二電壓端vv2輸入第二電壓，向第一輸入端uin1輸入第一信號(hào)u1，向第二輸入端uin2輸入第二信號(hào)u2。其中，第一電壓大于第二電壓。示例的，第一電壓端vv1的電壓可以為20v，第二電壓端vv2的電壓可以為-10v。

當(dāng)u1＝1，u2＝0時(shí)，第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4處于導(dǎo)通狀態(tài)。第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8處于關(guān)斷狀態(tài)。

由于第一晶體管t1導(dǎo)通，第九晶體管t9的柵極的電位被上拉至第一電壓端vv1；由于第三晶體管t3導(dǎo)通，第九晶體管t9的柵極的電位被下拉至第二電壓端vv2。通過設(shè)置第一晶體管t1和第三晶體管t3的尺寸比例，例如設(shè)置第一晶體管t1的寬長比小于第三晶體管t3的寬長比，以使得第九晶體管t9的柵極的電位被下拉至第二電壓端vv2，即為低電位。因此第九晶體管t9處于關(guān)斷狀態(tài)。

由于第二晶體管t2導(dǎo)通，第八晶體管t8關(guān)斷，則第十晶體管t10的柵極的電位被上拉至第一電壓端vv1，即為高電位，因此第十晶體管t10處于導(dǎo)通狀態(tài)。此時(shí)，第一輸出端uout1的電位通過第十晶體管t10被上拉至第一電壓端vv1，即第一輸出端uout1的輸出信號(hào)u0＝1。

當(dāng)u1＝0，u2＝1時(shí)，第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8處于導(dǎo)通狀態(tài)。第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4處于關(guān)斷狀態(tài)。

由于第六晶體管t6導(dǎo)通，第十晶體管t10的柵極的電位被上拉至第一電壓端vv1；由于第八晶體管t8導(dǎo)通，第十晶體管t10的柵極的電位被下拉至第二電壓端vv2。通過設(shè)置第六晶體管t6和第八晶體管t8的尺寸比例，例如設(shè)置第六晶體管t6的寬長比小于第八晶體管t8的寬長比，從而使得第十晶體管t10的柵極的電位被下拉至第二電壓端vv2，即為低電位，因此第十晶體管t10處于關(guān)斷狀態(tài)。

由于第五晶體管t5導(dǎo)通，第三晶體管t3關(guān)斷，則第九晶體管t9的柵極的電位被上拉至第一電壓端vv1，即為高電位，因此第九晶體管t9處于導(dǎo)通狀態(tài)。此時(shí)，第一輸出端uout1的電位通過第九晶體管t9被上拉至第一電壓端vv1，即第一輸出端uout1的輸出信號(hào)u0＝1。

當(dāng)u1＝1，u2＝1時(shí)，第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8均處于導(dǎo)通狀態(tài)。

結(jié)合上述，第九晶體管t9的柵極的電位通過第三晶體管t3被下拉至第二電壓端vv2，第十晶體管t10的柵極的電位通過第八晶體管t8被下拉至第二電壓端vv2，即第九晶體管t9和第十晶體管t10的柵極均為低電位。因此第九晶體管t9和第十晶體管t10處于關(guān)斷狀態(tài)。

由于第四晶體管t4和第七晶體管t7導(dǎo)通，因此第一輸出端uout1的電位被下拉至第二電壓端vv2，即第一輸出端uout1的輸出信號(hào)u0＝0。

當(dāng)u1＝0，u2＝0時(shí)，第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8均處于關(guān)斷狀態(tài)。此時(shí)，第九晶體管t9與第十晶體管t10處于關(guān)斷狀態(tài)。因此第一輸出端uout1的輸出信號(hào)u0＝0。

基于此，本發(fā)明實(shí)施例提供的邏輯單元電路可以實(shí)現(xiàn)異或功能，即上述邏輯單元電路構(gòu)成了異或門電路。

在此基礎(chǔ)上，當(dāng)u1＝0，u2＝0時(shí)，第九晶體管t9和第十晶體管t10的柵極處于懸空(floating)狀態(tài)，可能會(huì)引入高電壓使得第一輸出端uout1輸出信號(hào)u0為1，使得第一輸入端uin1和第二輸入端uin2的輸入信號(hào)都為低電平時(shí)，邏輯單元電路存在輸出不穩(wěn)定的問題。

為了解決上述問題，可選的，本發(fā)明實(shí)施例提供的邏輯單元電路如圖4所示，還包括第十三晶體管t13、第十四晶體管t14、第十五晶體管t15。

第十三晶體管t13的柵極連接第一晶體管t1的第二極、第二晶體管t2的第二極、第五晶體管t5的第二極、第六晶體管t6的第二極，第一極連接第十四晶體管t14的第二極和第十五晶體管t15的柵極，第二極連接第二電壓端vv2。第十四晶體管t14的柵極和第一極連接第一電壓端vv1。第十五晶體管15的第一極連接第一輸出端uout1，第二極連接第二電壓端vv2。

這樣一來，向第一輸入端uin1輸入第一信號(hào)u1，向第二輸入端uin2輸入第二信號(hào)u2，當(dāng)u1＝0，u2＝0時(shí)，第十四晶體管t14導(dǎo)通，第十五晶體管t15的柵極的電位被上拉至第一電壓端vv1，因此第十五晶體管t15處于導(dǎo)通狀態(tài)，從而第一輸出端uout1的電位被下拉至第二電壓端vv2，即為低電位。這樣一來，可以消除第一輸入端uin1和第二輸入端uin2的輸入信號(hào)都為低電平時(shí)，邏輯單元電路輸出不穩(wěn)定的問題。

在此基礎(chǔ)上，當(dāng)?shù)谝惠斎攵藆in1和第二輸入端uin2的輸入信號(hào)中有一個(gè)是高電平，即第一晶體管t1與第二晶體管t2中的至少一個(gè)，或者第五晶體管t5與第六晶體管t6中的至少一個(gè)晶體管處于導(dǎo)通狀態(tài)時(shí)，第十三晶體管t13的柵極的電位將被拉高至第一電壓端vv1，使得第十三晶體管t13處于導(dǎo)通狀態(tài)，此時(shí)第十五晶體管t15的柵極被下拉至第二電壓端vv2，從而第十五晶體管t15處于關(guān)斷狀態(tài)而不起作用。因此不會(huì)影響邏輯單元電路的正常輸出。

在此基礎(chǔ)上，上述邏輯單元電路中，第一電壓端vv1的電壓通過第九晶體管t9從柵極傳到源極(第二極)，此時(shí)源極得到的電壓存在閾值損失，因此第一輸出端uout1的輸出信號(hào)存在閾值電壓損失。示例的，如圖3所示，當(dāng)u1為2.5v，u2為2.5v，由于第九晶體管t9的源極得到的電壓存在閾值損失，使得第一輸出端uout1的輸出信號(hào)u0小于2.5v，存在閾值電壓損失。

為了對(duì)上述現(xiàn)象進(jìn)行消除，可選的，如圖4所示，本發(fā)明實(shí)施例提供的邏輯單元電路還包括第一電容c1，第一電容c1的一端連接第九晶體管t9的柵極，另一端連接第一輸出端uout1。

本領(lǐng)域技術(shù)人員知悉，當(dāng)晶體管的柵源電壓ugs、源漏電壓uds滿足ugs-uds>uth時(shí)，晶體管處于導(dǎo)通狀態(tài)。根據(jù)圖4，第九晶體管t9的柵源電壓ugs＝ug-us，源漏電壓uds＝ud-us。由于第一電容c1具有自舉效應(yīng)，可以使得電容c1的兩端的電壓壓差保持基本不變，即使得柵源電壓ugs保持基本不變，這樣一來，為了保證ugs基本不變，第九晶體管t9的源極電壓us會(huì)被拉升。由于源極電壓us增大，則源漏電壓uds會(huì)減小。在此情況下，ugs>>uds。這樣一來，由于ugs-uds>>uth，從而使得第九晶體管t9可以充分導(dǎo)通，進(jìn)而消除了第九晶體管t9的閾值電壓損失，進(jìn)一步的，消除了第一輸出端uout1的輸出信號(hào)的閾值電壓損失。

同理所述，為了消除第十晶體管t10的閾值電壓損失，可選的，本發(fā)明實(shí)施例提供的邏輯單元電路還包括第二電容c2，第二電容c2的一端連接第十晶體管t10的柵極，另一端連接第一輸出端uout1。在此情況下，利用第二電容c2的自舉效應(yīng)，可以使得第十晶體管t10充分導(dǎo)通，從而消除第十晶體管t10的閾值電壓損失，進(jìn)而消除了第一輸出端uout1的輸出信號(hào)的閾值電壓損失。

在此基礎(chǔ)上，當(dāng)?shù)谝惠敵龆藆out1的輸出信號(hào)u0由低電平轉(zhuǎn)換為高電平時(shí)，由于第一電容c1和第二電容c2可以使得第九晶體管t9和第十晶體管t10充分導(dǎo)通，從而能提高高電平的輸出速度，這樣一來，邏輯單元電路的輸出信號(hào)由低電平轉(zhuǎn)換為高電平時(shí)具有更高的轉(zhuǎn)換速度。

可選的，如圖4所示，本實(shí)施例提供的邏輯單元電路還包括第十一晶體管t11，第十一晶體管t11的柵極和第一極連接第一電壓端vv1，第二極連接第一晶體管t1的第一極和第五晶體管t5的第一極。

在此基礎(chǔ)上，第十一晶體管t11的柵極和第一極相連接，此時(shí)第十一晶體管t11相當(dāng)于一個(gè)二極管，可以對(duì)第一電壓端vv1流至第九晶體管t9的柵極的電壓起到分壓作用，以防止一較高的電壓流至第九晶體管t9的柵極時(shí)，使得第九晶體管t9的柵極電壓中具有較大毛刺的問題。

可選的，如圖4所示，本實(shí)施例提供的邏輯單元電路還包括第十二晶體管t12，第十二晶體管t12的柵極和第一極連接第一電壓端vv1，第二極連接第二晶體管t2的第一極和第六晶體管t6的第一極。第十二晶體管t12與第十一晶體管t11的作用相同，此處不再贅述。

在此基礎(chǔ)上，可選的，邏輯單元電路如圖5所示還包括第十六晶體管t16和第十七晶體管t17。第十六晶體管t16的柵極和第一極連接第一電壓端vv1，第二極連接第二輸出端uout2。第十七晶體管t17的柵極連接第一輸出端uout1，第一極連接第二輸出端uout2，第二極連接第二電壓端vv2。第十六晶體管t16和第十七晶體管t17構(gòu)成一反相器。

當(dāng)?shù)谝惠敵龆藆out1的輸出信號(hào)u0＝1時(shí)，第十六晶體管t16處于導(dǎo)通狀態(tài)，第十七晶體管t17處于導(dǎo)通狀態(tài)，第二輸出端uout2的電位通過第十七晶體管t17被下拉至第二電壓端vv2，此時(shí)第二輸出端uout2的輸出信號(hào)u0’＝0。

當(dāng)?shù)谝惠敵龆藆out1的輸出信號(hào)u0＝0時(shí)，第十六晶體管t16處于導(dǎo)通狀態(tài)，第十七晶體管t17處于關(guān)斷狀態(tài)，第二輸出端uout2的電位通過第十七晶體管t17被上拉至第一電壓端vv1，此時(shí)第二輸出端uout2的輸出信號(hào)u0’＝1。

這樣一來，第十六晶體管t16和第十七晶體管t17可以對(duì)第一輸出端uout1的輸出信號(hào)u0進(jìn)行反相，從而使得第二信號(hào)端uout2輸出將第一信號(hào)u1和第二信號(hào)u2的同或后的信號(hào)。從而上述邏輯單元電路構(gòu)成了同或門電路。

需要說明的是，由第十六晶體管t16和第十七晶體管t17構(gòu)成的反相器只是本發(fā)明實(shí)施例的一種示例，當(dāng)采用其他結(jié)構(gòu)的反相器應(yīng)用到上述邏輯單元電路中，以對(duì)第一輸出端uout1的輸出信號(hào)u0進(jìn)行反相，從而得到同或門電路時(shí)，也在本發(fā)明的保護(hù)范圍之內(nèi)。

需要說明的是，本實(shí)施例中，上述第一晶體管t11、第十二晶體管t12、第十三晶體管t13、第十四晶體管t14、第十五晶體管t15、第十六晶體管t16和第十七晶體管t17均為n型晶體管。

實(shí)施例二

本發(fā)明實(shí)施例提供一種邏輯單元電路，如圖6所示，包括相同類型的第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8、第九晶體管t9、第十晶體管t10、第十三晶體管t13、第十四晶體管t14、第十五晶體管t15。其中，各晶體管的連接方式與實(shí)施例一中各晶體管的連接方式相同。各個(gè)晶體管均為p型晶體管。

以下對(duì)該電路的具體工作過程進(jìn)行說明。向圖5所示的邏輯單元電路中的第一電壓端vv1輸入第三電壓，向第二電壓端vv2輸入第四電壓，向第一輸入端uin1輸入第一信號(hào)u1，向第二輸入端uin2輸入第二信號(hào)u2。其中，第三電壓小于第四電壓。

當(dāng)u1＝1，u2＝0時(shí)，第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8、第十四晶體管t14處于導(dǎo)通狀態(tài)。第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4處于關(guān)斷狀態(tài)。

由于第十四晶體管t14導(dǎo)通，第十五晶體管t15的柵極的電位被下拉至第一電壓端vv1；由于第五晶體管t5、第六晶體管t6導(dǎo)通，第十三晶體管t13的柵極的電位被下拉至第一電壓端vv1。通過設(shè)置第十三晶體管t13和第十四晶體管t14的尺寸比例，例如設(shè)置第十三晶體管t13的寬長比大于第十四晶體管t14的寬長比，以使得因此第十五晶體管t15的柵極的電位被上拉至第二電壓端vv2，即第十五晶體管t15的柵極的電位為高電位，此時(shí)第十五晶體管t15處于關(guān)斷狀態(tài)。

由于第六晶體管t6導(dǎo)通，第十晶體管t10的柵極的電位被下拉至第一電壓端vv1；由于第八晶體管t8導(dǎo)通，第十晶體管t10的柵極的電位被上拉至第二電壓端vv2。通過設(shè)置第六晶體管t6和第八晶體管t8的尺寸比例，例如設(shè)置第六晶體管t6的寬長比小于第八晶體管t8的寬長比，從而使得第十晶體管t10的柵極的電位被上拉至第二電壓端vv2，即第十晶體管t10的柵極的電位為高電位，因此第十晶體管t10處于關(guān)斷狀態(tài)。

由于第五晶體管t5導(dǎo)通，第三晶體管t3關(guān)斷，則第九晶體管t9的柵極的電位被下拉至第一電壓端vv1，即第九晶體管t9的柵極的電位為低電位，因此第九晶體管t9處于導(dǎo)通狀態(tài)。此時(shí)，第一輸出端uout1的電位被下拉至第一電壓端vv1，即第一輸出端uout1的輸出信號(hào)u0＝0。

當(dāng)u1＝0，u2＝1時(shí)，第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第十四晶體管t14處于導(dǎo)通狀態(tài)。第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8處于關(guān)斷狀態(tài)。

結(jié)合上述，由于第一晶體管t1、第二晶體管t2導(dǎo)通，第十五晶體管t15處于關(guān)斷狀態(tài)。

由于第一晶體管t1導(dǎo)通，第九晶體管t9的柵極的電位被下拉至第一電壓端vv1；由于第三晶體管t3導(dǎo)通，第九晶體管t9的柵極的電位被上拉至第二電壓端vv2。通過設(shè)置第一晶體管t1和第三晶體管t3的尺寸比例，例如設(shè)置第一晶體管t1的寬長比小于第三晶體管t3的寬長比，以使得第九晶體管t9的柵極的電位被上拉至第二電壓端vv2，即第九晶體管t9的柵極的電位為高電位。因此第九晶體管t9處于關(guān)斷狀態(tài)。

由于第二晶體管t2導(dǎo)通，第八晶體管t8關(guān)斷，則第十晶體管t10的柵極的電位被下拉至第一電壓端vv1，即第十晶體管t10的柵極的電位為低電位，因此第十晶體管t10處于導(dǎo)通狀態(tài)。此時(shí)，第一輸出端uout1的電位被下拉至第一電壓端vv1，即第一輸出端uout1的輸出信號(hào)u0＝0。

當(dāng)u1＝1，u2＝1時(shí)，第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8均處于關(guān)斷狀態(tài)。第十四晶體管t14處于導(dǎo)通狀態(tài)。

由于第一晶體管t1、第二晶體管t2、第五晶體管t5、第六晶體管t6均關(guān)斷，則第十三晶體管t13的柵極處于懸空狀態(tài)，從而第十三晶體管t13處于關(guān)斷狀態(tài)。

由于第十四晶體管t14導(dǎo)通，第十五晶體管t15的柵極的電位被下拉至第一電壓端vv1，此時(shí)第十五晶體管t15處于導(dǎo)通狀態(tài)。此時(shí)，第一輸出端uout1的電位被上拉至第二電壓端vv2，即第一輸出端uout1的輸出信號(hào)u0＝1。

當(dāng)u1＝0，u2＝0時(shí)，第一晶體管t1、第二晶體管t2、第三晶體管t3、第四晶體管t4、第五晶體管t5、第六晶體管t6、第七晶體管t7、第八晶體管t8、第十四晶體管t14均處于導(dǎo)通狀態(tài)。

結(jié)合上述，由于第一晶體管t1、第二晶體管t2、第五晶體管t5、第六晶體管t6導(dǎo)通，此時(shí)第十五晶體管t15處于關(guān)斷狀態(tài)。

由于第四晶體管t4和第七晶體管t7導(dǎo)通，因此第一輸出端uout1的電位被上拉至第二電壓端vv2，即第一輸出端uout1的輸出信號(hào)u0＝1。

基于此，本發(fā)明實(shí)施例提供一種邏輯單元電路，由于所述邏輯單元電路中各個(gè)晶體管為同類型晶體管，因此可以解決現(xiàn)有邏輯單元電路中不同類型晶體管混用增加了技術(shù)困難的問題。

同時(shí)結(jié)合上述，向本發(fā)明實(shí)施例提供的邏輯單元電路中的第一電壓端vv1輸入第三電壓，第二電壓端vv2輸入第四電壓，第三電壓小于第四電壓。向第一輸入端uin1輸入第一信號(hào)u1，向第二輸入端uin2輸入第二信號(hào)u2時(shí)，第一輸出端uout2能夠輸出第一信號(hào)u1和第二信號(hào)u2同或后的信號(hào)。即上述邏輯單元電路構(gòu)成了同或門電路。

可選的，如圖6所示，邏輯單元電路還包括第十一晶體管t11。第十一晶體管t11的柵極和第一極連接第一電壓端vv1，第二極連接第一晶體管t1的第一極和第五晶體管t5的第一極。

可選的，如圖6所示，邏輯單元電路還包括第十二晶體管t12。第十二晶體管t12的柵極和第一極連接第一電壓端vv1，第二極連接第二晶體管t2的第一極和第六晶體管t6的第一極。

在此基礎(chǔ)上，第十一晶體管t11和第二晶體管t2在本實(shí)施例中的作用與在實(shí)施例一中的作用相同，此處不再贅述。

在此基礎(chǔ)上，可選的，如圖7所示，本發(fā)明實(shí)施例提供的邏輯單元電路還包括第十六晶體管t16和第十七晶體管t17。第十六晶體管t16的柵極和第一極連接第一電壓端vv1，第二極連接第二輸出端uout2。第十七晶體管t17的柵極連接第一輸出端uout1，第一極連接第二輸出端uout2，第二極連接第二電壓端vv2。第十六晶體管t16和第十七晶體管t17構(gòu)成一反相器。

當(dāng)?shù)谝惠敵龆藆out1的輸出信號(hào)u0＝1時(shí)，第十六晶體管t16處于導(dǎo)通狀態(tài)，第十七晶體管t17處于關(guān)斷狀態(tài)，此時(shí)第二輸出端uout2的電位被下拉至第一電壓端vv1，即第二輸出端uout2的輸出信號(hào)u0’＝0。

當(dāng)?shù)谝惠敵龆藆out1的輸出信號(hào)u0＝0時(shí)，第十六晶體管t16處于導(dǎo)通狀態(tài)，第十七晶體管t17處于導(dǎo)通狀態(tài)，此時(shí)第二輸出端uout2的電位被上拉至第二電壓端vv2，即第二輸出端uout2的輸出信號(hào)u0’＝1。

這樣一來，第十六晶體管t16和第十七晶體管t17可以對(duì)第一輸出端uout1的輸出信號(hào)u0進(jìn)行反相，從而使得第二信號(hào)端uout2輸出將第一信號(hào)u1和第二信號(hào)u2的異或后的信號(hào)。從而上述邏輯單元電路構(gòu)成了異或門電路。

需要說明的是，由第十六晶體管t16和第十七晶體管t17構(gòu)成的反相器只是本發(fā)明實(shí)施例的一種示例，當(dāng)采用其他結(jié)構(gòu)的反相器應(yīng)用到上述邏輯單元電路中，以對(duì)第一輸出端uout1的輸出信號(hào)u0進(jìn)行反相，從而得到異或門電路時(shí)，也在本發(fā)明的保護(hù)范圍之內(nèi)。

需要說明的是，本實(shí)施例中，第十一晶體管t11、第十二晶體管t12、第十六晶體管t16、第十七晶體管t17均為p型晶體管。

實(shí)施例三

本發(fā)明實(shí)施例提供一種驅(qū)動(dòng)如實(shí)施一所述的邏輯單元電路的方法，包括：向第一電壓端vv1輸入第一電壓，向第二電壓端vv2輸入第二電壓，向第一輸入端輸uin1入第一信號(hào)u1，向第二輸入端uin2輸入第二信號(hào)u2，以使得第一輸出端uout1輸出將第一信號(hào)u1和所述第二信號(hào)u2異或后的信號(hào)u0，其中第一電壓大于第二電壓。

需要說明的是，上述邏輯單元電路的具體結(jié)構(gòu)和工作過程已在實(shí)施例一中進(jìn)行了詳細(xì)說明，此處不再贅述。

由于實(shí)施例一提供的邏輯單元電路中的各個(gè)晶體管均為相同類型的晶體管，因此可以解決現(xiàn)有邏輯單元電路中不同類型晶體管混用增加了技術(shù)困難的問題。

實(shí)施例四

本發(fā)明實(shí)施例提供一種驅(qū)動(dòng)如實(shí)施二所述的邏輯單元電路的方法，包括：向第一電壓端vv1輸入第三電壓，向第二電壓端vv2輸入第四電壓，向第一輸入端uin1輸入第一信號(hào)，向第二輸入端uin2輸入第二信號(hào)，以使得第一輸出端輸uout1出將第一信號(hào)u1和第二信號(hào)u2同或后的信號(hào)u0。其中，第三電壓小于第四電壓。

需要說明的是，上述邏輯單元電路的具體結(jié)構(gòu)和工作過程已在實(shí)施例二中進(jìn)行了詳細(xì)說明，此處不再贅述。

由于實(shí)施例二提供的邏輯單元電路中的各個(gè)晶體管均為相同類型的晶體管，因此可以解決現(xiàn)有邏輯單元電路中不同類型晶體管混用增加了技術(shù)困難的問題。

實(shí)施例五

本發(fā)明實(shí)施例提供一種像素驅(qū)動(dòng)電路，包括如實(shí)施例一或?qū)嵤├龅倪壿媶卧娐罚哂信c前述實(shí)施例提供的邏輯單元電路相同的結(jié)構(gòu)和有益效果，由于前述實(shí)施例已經(jīng)對(duì)該邏輯單元電路的結(jié)構(gòu)和有益效果進(jìn)行了詳細(xì)的描述，此處不再贅述。

示例的，本發(fā)明實(shí)施例提供的像素驅(qū)動(dòng)電路可以為柵極驅(qū)動(dòng)電路，柵極驅(qū)動(dòng)電路中用于進(jìn)行異或邏輯運(yùn)算處理的電路部分可以由上述邏輯單元電路實(shí)現(xiàn)。又示例的，上述像素驅(qū)動(dòng)電路可以為掃描驅(qū)動(dòng)電路。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。