本發(fā)明涉及顯示裝置技術(shù)領(lǐng)域，特別是涉及一種陣列掃描控制電路。本案為2015103640894(一種平板顯示器的陣列掃描控制電路)的分案。

背景技術(shù)：

平板顯示器是目前顯示裝置的主流產(chǎn)品，而陣列掃描控制電路廣泛應(yīng)用于平板顯示器的驅(qū)動電路中。陣列掃描控制電路具有存儲和移位功能，通過掃描線依次產(chǎn)生掃描信號并輸出到像素電路的柵極，實現(xiàn)逐行選通的功能。

現(xiàn)有技術(shù)的一種常規(guī)驅(qū)動電路中的陣列掃描控制電路的電路如圖1所示，該陣列掃描控制電路以每四個陣列掃描控制單元為一組，每組結(jié)構(gòu)相同，為了簡化結(jié)構(gòu)，該圖只畫出了該陣列掃描控制電路的第一組的電路圖，即前四級陣列掃描控制單元的電路圖，包括：第一級陣列掃描控制單元11、第二級陣列掃描控制單元12、第三級陣列掃描控制單元13和第四級陣列掃描控制單元14。從圖中可以看出，該陣列掃描控制電路有4個輸入時鐘信號(電源電壓vdd和輸入起始脈沖信號start除外)，使時序比較復(fù)雜。第一時鐘信號clk1和第三時鐘信號clk3以交差法的方式連接到第一級陣列掃描控制單元11和第三陣列掃描控制單元13，而第二時鐘信號clk2和第四時鐘信號clk4以交差法的方式連接到第二級陣列掃描控制單元12和第四陣列掃描控制單元14，這樣使結(jié)構(gòu)比較復(fù)雜，會增加電路在布局布線時的難度。為了增加陣列掃描控制單元輸出端的驅(qū)動能力，晶體管t5和晶體管t6必須要承受較大的電流，而pmos(positivechannelmetaloxidesemiconductor，p溝道金屬氧化物半導(dǎo)體場效應(yīng)晶體管)的空穴遷移率比電子遷移率低，所以t5和t6的的導(dǎo)電溝道寬度較大，其寬度一般約為數(shù)千微米，并且每個陣列掃描控制單元由6個pmos管組成，而這會使電路面積增大?？偟膩碚f，該陣列掃描控制電路會增加成本，成品率低。

另外，經(jīng)過分析，該圖的陣列掃描控制電路在第4m+1和4m+2單元出現(xiàn)問題(m是正整數(shù))。以第5個陣列掃描控制單元為例，第一時鐘信號clk1第一次為低電平時，該單元的輸出端out5應(yīng)為高電平，但實際上不是。因為這時第5單元的t5和t6截止，相當于兩個電阻對vdd與clk1的電勢差的分壓，導(dǎo)致輸出電壓被拉低，使該行提前選通，造成數(shù)據(jù)混亂。

技術(shù)實現(xiàn)要素：

本發(fā)明要解決的問題是提供一種陣列掃描控制電路，以克服現(xiàn)有技術(shù)中成本高、成品率低、易造成數(shù)據(jù)混亂的缺陷。

為達到上述目的，本發(fā)明的技術(shù)方案提供一種陣列掃描控制電路，所述電路包括多級陣列掃描控制單元，所述的多級陣列掃描控制單元包括：

一第一晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第一級晶體管的第一源/漏級連接前一級的陣列掃描控制單元的輸出信號；

一第二晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第二晶體管的柵級和該第一晶體管的柵級連接一時鐘信號，該第二晶體管的第一源/漏級連接一低電平電壓；

一第三晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第三晶體管的第一源/漏級連接該第二晶體管的第二源/漏級；

一第四晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第四晶體管的柵級連接該第一晶體管的第二源/漏級，該第四晶體管的第一源/漏級連接另一時鐘信號；以及

一第五晶體管，具有一柵級、一第一源/漏極以及一第二源/漏級，其中，該第五晶體管的柵級連接該第二晶體管的第二源/漏級和第三晶體管的第一源/漏級，該第五晶體管的第一源/漏級、第四晶體管的第二源/漏級和第三晶體管的柵級連接該級陣列掃描控制單元的輸出端，該第五晶體管的第二源/漏級和該第三晶體管的第二源/漏級連接一高電平電壓。

其中，在所述多級陣列掃描控制單元的一第奇數(shù)級陣列掃描控制單元中，該第二晶體管的柵級和該第一晶體管的柵級連接第一時鐘信號，該第四晶體管的第一源/漏級連接第二時鐘信號。

其中，當該陣列掃描控制單元為第一級陣列掃描控制單元時，該級的第一晶體管的第一源/漏極連接一輸入起始脈沖信號。

其中，在所述多級陣列掃描控制單元的一第偶數(shù)級陣列掃描控制單元中，該第二晶體管的柵級和該第一晶體管的柵級連接第二時鐘信號，該第四晶體管的第一源/漏級連接第一時鐘信號。

其中，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管為pmos晶體管。

其中，該電路的每級陣列掃描控制單元由5個pmos晶體管構(gòu)成。

其中，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管和第五晶體管為tft(thinfilmtransistor，薄膜場效應(yīng)晶體管)。

其中，該電路制作在玻璃襯底上。

其中，該電路的輸出可擴展為多個陣列掃描控制單元的輸出。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有如下優(yōu)點：

本發(fā)明的陣列掃描控制電路具有多級陣列掃描控制單元，每級陣列掃描控制單元只有五個輸入信號、五個晶體管和一個輸出信號，本發(fā)明利用輸出信號為反饋信號，輸出信號通過掃描線為像素電路提供掃描信號。本發(fā)明的陣列掃描控制電路面積小、結(jié)構(gòu)簡單、輸出信號穩(wěn)定，能顯著地提高成品率，降低成本。

附圖說明

圖1為現(xiàn)有技術(shù)的一種常規(guī)驅(qū)動電路中的陣列掃描控制電路的電路圖；

圖2為本發(fā)明實施例的一種陣列掃描控制單元的電路圖；

圖3為圖2的第奇數(shù)級陣列掃描控制單元的電路圖；

圖4為圖2的第偶數(shù)級陣列掃描控制單元的電路圖；

圖5為本發(fā)明實施例的一種陣列掃描控制電路的結(jié)構(gòu)圖；

圖6為根據(jù)圖5所示的陣列掃描控制電路的前四級陣列掃描控制單元的電路圖；

圖7為根據(jù)圖6所示電路的時序圖。

上述附圖中的附圖標記如下：

11、61第一級陣列掃描控制單元

12、62第二級陣列掃描控制單元

13、63第三級陣列掃描控制單元

14、64第四級陣列掃描控制單元

21、22、23、g(2n)輸入信號

24、g(2n+1)、g(2n+2)輸出信號

start、sin輸入起始脈沖信號

clk1第一時鐘信號

clk2第二時鐘信號

clk3第三時鐘信號

clk4第四時鐘信號

vdd高電平電壓

vss低電平電壓

out1、g1第一級陣列掃描控制單元的輸出信號

out2、g2第二級陣列掃描控制單元的輸出信號

out3、g3第三級陣列掃描控制單元的輸出信號

out4、g4第四級陣列掃描控制單元的輸出信號

gn第n級陣列掃描控制單元的輸出信號

t1第一晶體管

t2第二晶體管

t3第三晶體管

t4第四晶體管

t5第五晶體管

t6第六晶體管

t1、t2、t3、t4、t5時間段

具體實施方式

下面結(jié)合附圖和實施例，對本發(fā)明的具體實施方式作進一步詳細描述。以下實施例用于說明本發(fā)明，但不用來限制本發(fā)明的范圍。

本發(fā)明實施例的一種陣列掃描控制單元的電路如圖2所示，本實施例中為第n級陣列掃描控制單元的電路。該電路由5個晶體管組成，包括晶體管t1、晶體管t2、晶體管t3、晶體管t4和晶體管t5，本實施例中晶體管t1、晶體管t2、晶體管t3、晶體管t4和晶體管t5都為pmos管；該電路有5個輸入端口，包括輸入端口21、輸入端口22、輸入端口23、輸入端口vss和輸入端口vdd，一個輸出端口24。其中，輸入端口21連接前一級(第(n-1)級)陣列掃描控制單元輸出端的輸出信號，輸入端口22和輸入端口23分別連接兩個相位相反的時鐘信號。晶體管t1的柵級和晶體管t2的柵級連接輸入端口22，該晶體管t1的第一源/漏極連接輸入端口21。該晶體管t2的第一源/漏極連接一低電平電壓vss，該晶體管t2的第二源/漏極和晶體管t3的第一源/漏極連接晶體管t5的柵極。該晶體管t3的第二源/漏極和該晶體管t5的第二源/漏極連接一高電平電壓vdd。晶體管t4的柵極連接晶體管t1的第二源/漏極，該晶體管t4的第一源/漏極連接輸入端口23，該晶體管t4的第二源/漏極和該晶體管t5的第一源/漏極連接輸出端口24。輸出端口24反饋連接該晶體管t3的柵極。

本發(fā)明為了實現(xiàn)功能在奇偶數(shù)級陣列掃描控制單元間采取交差連接方法。下面將詳細介紹，請參考圖3和圖4，圖3為圖2的第奇數(shù)級陣列掃描控制單元的電路圖，圖4為圖2的第偶數(shù)級陣列掃描控制單元的電路圖，其中n為正整數(shù)。在圖3中，第奇數(shù)(2n+1)級陣列掃描控制單元中晶體管t1和晶體管t2的柵極連接一時鐘信號clk1，晶體管t4的第一源/漏極連接一時鐘信號clk2，晶體管t1的第一源/漏極連接前一級(第g(2n)級)輸出端口的輸出信號，即第偶數(shù)級輸出端口的輸出信號。當n＝0時，g(2n)＝g0，則輸入端口g0為一輸入起始脈沖信號。在圖4中，第偶數(shù)(2n+2)級陣列掃描控制單元中晶體管t1和晶體管t2的柵極連接該時鐘信號clk2，晶體管t4的第一源/漏極連接該時鐘信號clk1，晶體管t1的第一源/漏極連接前一級(第g(2n+1)級)輸出端口的輸出信號，即第奇數(shù)級輸出端口的輸出信號。

將第奇數(shù)級和第偶數(shù)級陣列掃描控制單元按照要求依序連接起來就得到具有多級陣列掃描控制單元的陣列掃描控制電路，為了簡化結(jié)構(gòu)及便于理解，本陣列掃描控制電路用結(jié)構(gòu)框圖來表示，如圖5所示，該圖5是具有n級陣列掃描控制單元的陣列掃描控制電路的結(jié)構(gòu)框圖，其中n＞0。

為了對本發(fā)明的陣列掃描控制電路更進一步理解，請參考圖6，該圖列出了陣列掃描控制電路的前四級陣列掃描控制單元的電路，包括：第一級陣列掃描控制單元61、第二級陣列掃描控制單元62、第三級陣列掃描控制單元63和第四級陣列掃描控制單元64。在第一級陣列掃描控制單元61中，晶體管t1的第一級源/漏極連接一輸入起始脈沖信號sin，晶體管t1的柵極和晶體管t2的柵極連接第一時鐘信號clk1，晶體管t4的第一級源/漏極連接第二時鐘信號clk2。在第二級陣列掃描控制單元62中，晶體管t1的第一級源/漏極連接第一級陣列掃描控制單元61的輸出端g1，晶體管t1的柵極和晶體管t2的柵極連接第二時鐘信號clk2，晶體管t4的第一級源/漏極連接第一時鐘信號clk1。在第三級陣列掃描控制單元63中，晶體管t1的第一級源/漏極連接第二級陣列掃描控制單元62的輸出端g2，晶體管t1的柵極和晶體管t2的柵極連接第一時鐘信號clk1，晶體管t4的第一級源/漏極連接第二時鐘信號clk2。在四級陣列掃描控制單元64中，晶體管t1的第一級源/漏極連接第三級陣列掃描控制單元63的輸出端g3，晶體管t1的柵極和晶體管t2的柵極連接第二時鐘信號clk2，晶體管t4的第一級源/漏極連接第一時鐘信號clk1。

為了說明圖6的電路工作情況，請參考圖7，該圖7為根據(jù)圖6所示電路的一時序圖。首先分析第一級陣列掃描控制單元61，在時間t1時，輸入起始脈沖信號sin為低電平，第一時鐘信號clk1為低電平，第二時鐘信號clk2為高電平。在第一級陣列掃描控制單元61中，第一晶體管t1管導(dǎo)通，起始脈沖信號sin的低電平傳輸?shù)降谒木w管t4的柵極，則第四晶體管t4導(dǎo)通，第二時鐘信號clk2的高電平傳輸?shù)捷敵龆薵1，則輸出端g1為高電平；同時，第二晶體管t2導(dǎo)通，低電平電壓vss傳輸?shù)降谖寰w管t5的柵極，則第五晶體管t5導(dǎo)通，高電平電壓vdd傳輸?shù)捷敵龆薵1，則輸出端g1仍為高電平；輸出端g1的高電平反饋傳輸?shù)降谌w管t3的柵極，第三晶體管t3截止。因此，在時間t1期間，輸出端g1保持為高電平。在時間t2時，輸入起始脈沖信號sin變?yōu)楦唠娖?，第一時鐘信號clk1變?yōu)楦唠娖?，第二時鐘信號clk2變?yōu)榈碗娖?。在第一級陣列掃描控制單?1中，第一晶體管t1管截止，但第四晶體管t4的柵極仍然保持在低電平，所以第四晶體管t4仍然導(dǎo)通，第二時鐘信號clk2的低電平傳輸?shù)捷敵龆薵1，則輸出端g1被下拉為低電平；同時，第二晶體管t2截止，低電平電壓vss不能傳輸?shù)降谖寰w管t5的柵極，而輸出端g1的低電平反饋傳輸?shù)降谌w管t3的柵極，則第三晶體管t3導(dǎo)通，高電平電壓vdd傳輸?shù)降谖寰w管t5的柵極，則第五晶體管t5截止；因此，在時間t2期間，輸出端g1被下拉并保持為低電平。在時間t3時，輸入起始脈沖信號sin為高電平，第一時鐘信號clk1為低電平，第二時鐘信號clk2為高電平。在第一級陣列掃描控制單元61中，第一晶體管t1管導(dǎo)通，起始脈沖信號sin的高電平傳輸?shù)降谒木w管t4的柵極，則第四晶體管t4截止；同時，第二晶體管t2導(dǎo)通，低電平電壓vss傳輸?shù)降谖寰w管t5的柵極，則第五晶體管t5導(dǎo)通，高電平電壓vdd傳輸?shù)捷敵龆薵1，則輸出端g1被上拉為高電平；輸出端g1的高電平反饋傳輸?shù)降谌w管t3的柵極，第三晶體管t3截止。因此，在時間t3期間，輸出端g1保持為高電平。此后，輸出端g1一直為高電平直到輸入起始脈沖信號sin的下一次低電平到來為止。同理，在分析第二級陣列掃描控制單元62時，將第一級陣列掃描控制單元61的輸出端g1作為第二陣列掃描控制單元的輸入起始脈沖信號。在時間t2時，第一級陣列掃描控制單元61的輸出端g1為低電平，第一時鐘信號clk1變?yōu)楦唠娖?，第二時鐘信號clk2變?yōu)榈碗娖健Ｔ诘诙夑嚵袙呙杩刂茊卧?2中，第一晶體管t1管導(dǎo)通，輸出端g1的低電平傳輸?shù)降谒木w管t4的柵極，則第四晶體管t4導(dǎo)通，第一時鐘信號clk1的高電平傳輸?shù)捷敵龆薵2，則輸出端g2為高電平；同時，第二晶體管t2導(dǎo)通，低電平電壓vss傳輸?shù)降谖寰w管t5的柵極，則第五晶體管t5導(dǎo)通，高電平電壓vdd傳輸?shù)捷敵龆薵2，則輸出端g2仍為高電平；輸出端g2的高電平反饋傳輸?shù)降谌w管t3的柵極，則第三晶體管t3截止。因此，在時間t2期間，輸出端g2保持為高電平。在時間t3時，第一級陣列掃描控制單元61的輸出端g1為高電平，第一時鐘信號clk1變?yōu)榈碗娖?，第二時鐘信號clk2變?yōu)楦唠娖?。在第二級陣列掃描控制單?2中，第一晶體管t1管截止，但第四晶體管t4的柵極仍然保持低電平，所以第四晶體管t4仍然導(dǎo)通，第一時鐘信號clk1的低電平傳輸?shù)捷敵龆薵2，則輸出端g2被下拉為低電平；同時，第二晶體管t2截止，低電平電壓vss不能傳輸?shù)降谖寰w管t5的柵極，而輸出端g2的低電平反饋傳輸?shù)降谌w管t3的柵極，則第三晶體管t3導(dǎo)通，高電平電壓vdd傳輸?shù)降谖寰w管t5的柵極，則第五晶體管t5截止；因此，在時間t3期間，輸出端g2被下拉并保持為低電平。在時間t4時，第一級陣列掃描控制單元61的輸出端g1為高電平，第一時鐘信號clk1為高電平，第二時鐘信號clk2為低電平。在第二級陣列掃描控制單元62中，第一晶體管t1管導(dǎo)通，輸出端g1的高電平傳輸?shù)降谒木w管t4的柵極，則第四晶體管t4截止；同時，第二晶體管t2導(dǎo)通，低電平電壓vss傳輸?shù)降谖寰w管t5的柵極，則第五晶體管t5導(dǎo)通，高電平電壓vdd傳輸?shù)捷敵龆薵2，則輸出端g2被上拉為高電平；輸出端g2的高電平反饋傳輸?shù)降谌w管t3的柵極，則第三晶體管t3截止。因此，在時間t3期間，輸出端g2保持為高電平。此后，輸出端g2一直為高電平直到輸出端g1的下一次低電平到來為止。在分析第三級陣列掃描控制單元63時，將第二級陣列掃描控制單元62的輸出端g2作為第三陣列掃描控制單元的輸入起始脈沖信號，工作原理與第一級陣列掃描控制單元61或第二級陣列掃描控制單元62一樣，以此類推。

本發(fā)明的陣列掃描控制電路具有多級陣列掃描控制單元，每級陣列掃描控制單元只有五個輸入信號、五個晶體管和一個輸出信號，本發(fā)明利用輸出信號為反饋信號，并且輸出信號通過掃描線為像素電路提供掃描信號。相對常規(guī)陣列掃描控制電路(請參考圖1)，本發(fā)明減少了輸入時鐘信號數(shù)目，雖然增加了低電平電壓vss，但總的輸入信號還是減少了，并且輸入時鐘信號減少了一半，就降低了時鐘信號間的干擾程度。另外，利用輸出端的輸出信號作為反饋信號的方法不僅使陣列掃描控制單元的晶體管數(shù)目減少，而且使輸出信號穩(wěn)定。因而本發(fā)明的陣列掃描控制電路面積小，結(jié)構(gòu)簡單，從而降低了生產(chǎn)成本，提高成品率。

另外，本發(fā)明的陣列掃描控制電路除了應(yīng)用于顯示裝置驅(qū)動電路的柵極驅(qū)動電路中，也可以應(yīng)用于源極驅(qū)動電路中。

以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。