本發(fā)明涉及液晶顯示技術領域，特別是涉及一種goa電路以及液晶顯示器。

背景技術：

goa(gatedriveronarray，陣列基板行驅動)技術可以有利于制作窄邊框或者無邊框的顯示產品，并且，能減少外接集成電路(ic)的綁定工序，有利于提升產能并降低產品的成本，因而得到廣泛的應用與研究。

igzo(indiumgalliumzincoxide，銦鎵鋅氧化物)，由于其具有高的遷移率和良好的器件穩(wěn)定性，在制作goa電路時，可以減少goa電路的復雜度，得到了廣泛的應用。具體地，由于具有高的遷移率，將其用于制作goa電路中的薄膜晶體管時，薄膜晶體管的尺寸相對于采用a-si(非晶硅)而制作的薄膜晶體管要小，進而有利于窄邊框顯示器的制作；同時，由于良好的器件穩(wěn)定性，可以減少用于穩(wěn)定薄膜晶體管性能的電源和薄膜晶體管的數(shù)量，進而制作出相對簡單的goa電路，并且降低功耗。

然而，gateline(柵線)的rc(電阻-電容)延遲直接影響goa電路輸出波形的好壞，高分辨率的顯示器畫質更清晰，更能滿足人們對視覺享受的需求。但是，高分辨率的顯示器gateline的rc延遲越大,goa波形受到影響也越大。

技術實現(xiàn)要素：

本發(fā)明主要解決的技術問題是提供一種goa電路以及液晶顯示器，能夠通過延遲ck信號低電平的時間，從而使得柵極信號完全被拉到低電位，有效的防止了因gate下降時間慢而引起的錯充等問題。

為解決上述技術問題，本發(fā)明采用的一個技術方案是：提供一種goa電路，包括多個級聯(lián)的移位寄存單元，每個移位寄存單元包括：上拉控制電路，其控制端接收第一控制信號，其第一連接端接收級傳信號，其第二連接端輸出第二控制信號；上拉電路，包括第一開關管，其控制端耦接上拉控制電路的第二連接端，其第一連接端接收時鐘信號，其第二連接端輸出驅動信號；自舉電容，耦接于上拉控制電路的第二連接端和第一開關管的第二連接端之間；其中，當?shù)谝豢刂菩盘枮榈谝浑娖綍r，上拉控制電路斷開，并輸出的第二控制信號，以使上拉電路的第一開關管接通；以及在時鐘信號的下降沿之后，第一控制信號處于第一電平的時間大于設定時間值。

為解決上述技術問題，本發(fā)明采用的另一個技術方案是：提供一種液晶顯示器，該液晶顯示器包括顯示面板和背光，顯示面板包括陣列基板、彩膜基板以及其之間的液晶層，該陣列基板上設置有goa電路，該goa電路，包括多個級聯(lián)的移位寄存單元，每個移位寄存單元包括：上拉控制電路，其控制端接收第一控制信號，其第一連接端接收級傳信號，其第二連接端輸出第二控制信號；上拉電路，包括第一開關管，其控制端耦接上拉控制電路的第二連接端，其第一連接端接收時鐘信號，其第二連接端輸出驅動信號；自舉電容，耦接于上拉控制電路的第二連接端和第一開關管的第二連接端之間；其中，當?shù)谝豢刂菩盘枮榈谝浑娖綍r，上拉控制電路斷開，并輸出的第二控制信號，以使上拉電路的第一開關管接通；以及在時鐘信號的下降沿之后，第一控制信號處于第一電平的時間大于設定時間值。

本發(fā)明的有益效果是：區(qū)別于現(xiàn)有技術的情況，本發(fā)明的goa電路包括級聯(lián)的移位寄存單元，該移位寄存單元包括：上拉控制電路，其控制端接收第一控制信號，其第一連接端接收級傳信號，其第二連接端輸出第二控制信號；上拉電路，包括第一開關管，其控制端耦接上拉控制電路的第二連接端，其第一連接端接收時鐘信號，其第二連接端輸出驅動信號；自舉電容，耦接于上拉控制電路的第二連接端和第一開關管的第二連接端之間；其中，當?shù)谝豢刂菩盘枮榈谝浑娖綍r，上拉控制電路斷開，并輸出的第二控制信號，以使上拉電路的第一開關管接通；以及在時鐘信號的下降沿之后，第一控制信號處于第一電平的時間大于設定時間值。通過上述方式，能夠通過延遲ck信號低電平的時間，從而使得柵極信號完全被拉到低電位，有效的防止了因gate下降時間慢而引起的錯充等問題。

附圖說明

圖1是本發(fā)明提供的goa電路一實施例的結構示意圖；

圖2是本發(fā)明提供的goa電路一實施例中一具體的電路示意圖；

圖3是現(xiàn)有技術中ck信號的時序示意圖；

圖4是本發(fā)明提供的goa電路一實施例中ck信號的時序示意圖；

圖5是本發(fā)明提供的液晶顯示器一實施例的結構示意圖。

具體實施方式

參閱圖1，圖1是本發(fā)明提供的goa電路一實施例的結構示意圖，該goa電路包括級聯(lián)的移位寄存單元，該移位寄存單元包括：

上拉控制電路11，其控制端接收第一控制信號xck，其第一連接端接收級傳信號st(n-n)，其第二連接端輸出第二控制信號q(n)。

其中，級傳信號可以是前n級goa電路輸出的掃描信號(級傳信號)，下面會給出一具體的實施例，這里不再贅述。

上拉電路12，包括第一開關管t1，其控制端耦接上拉控制電路的第二連接端(即通入第二控制信號q(n))，其第一連接端接收時鐘信號ck，其第二連接端輸出驅動信號g(n)。

自舉電容c，耦接于上拉控制電路的第二連接端(即t1的控制端)和第一開關管t1的第二連接端(即g(n))之間。

其中，自舉電容的作用在于，在g(n)輸出高電平時，通過電容c的自舉作用，保持q(n)的高電平。

可以理解的，實際應用中的goa電路還包括下拉電路、下拉維持電路等，這里對其他組成電路的電路結構不作限定。

下面以一種實施例的形式給出一種具體的實施電路，如圖2所示。

該goa電路還包括：

下傳電路13，包括第二開關管t2，其控制端耦接上拉控制電路11的第二連接端(即g(n))，其第一連接端接收時鐘信號ck，其第二連接端輸出級傳信號st(n)。其中，級傳輸出端st(n)與掃描輸出端g(n)類似，其也是在t2導通時輸出ck信號，但其輸出的信號是用于下一級或下n級goa電路的上拉控制電路的輸入。

上拉控制電路11，包括；

第三開關管t3。

第四開關管t4，其第一連接端耦接第三開關管t3的第二連接端，其第二連接端耦接第一開關管t1的控制端。

第五開關管t5，其控制端耦接第一開關管t1的控制端，其第一連接端耦接第四開關管t4的第一連接端，其第二連接端耦接掃描輸出端g(n)，用于在掃描輸出端輸出第二電平時，控制第三開關管t3的控制端電平低于第三開關管t3的第一連接端電平。

其中，第三開關管t3的第一連接端通入上一級(或上n級)goa電路輸出的級傳信號st(n-n)，第三開關管t3和第四開關管t4的控制端通入第一控制信號xck。

可以理解的，在該級goa電路的掃描準備階段(即掃描階段的前一階段)，xck為高電平，上一級goa電路輸出的級傳信號st(n-n)為高電平，ck為低電平。

具體地，在xck的高電平作用下，t3和t4導通，高電平的st(n-n)對似的第二控制信號q(n)抬高。在q(n)高電平的作用下，t1導通，但此時ck為低電平，因此g(n)輸出低電平。

在掃描階段，xck為低電平，ck為高電平。

具體地，在xck低電平的作用下，t3和t4截止，q(n)繼續(xù)保持高電平。在q(n)高電平的作用下，t1繼續(xù)導通，此時ck為高電平，因此g(n)輸出高電平。

值得注意的是，在此階段中，在q(n)高電平的作用下，t5導通，g(n)的高電平通入t4的第一連接端，使得t4的第一連接端的電平高于t4的控制端，防止t4在此階段出現(xiàn)閾值漂移而導通。

另外，該goa電路還包括第一下拉電路14、箝位電路15和第二下拉電路16，其中，第一下拉電路14包括：

第六開關管t6，其第一連接端耦接掃描輸出端g(n)。

第七開關管t7，其第一連接端耦接級傳輸出端st(n)；

第八開關管t8，其第一連接端耦接第三開關管t3的第二輸出端。

箝位電路15耦接第六開關管t6、第七開關管t7、第八開關管t8的控制端和第二連接端，用于在掃描輸出端g(n)輸出第二電平時，控制第六開關管t6、第七開關管t7、第八開關管t8的控制端電平低于第六開關管t6、第七開關管t7、第八開關管t8的第二連接端電平，在掃描輸出端輸出第二電平時，控制第六開關管t6、第七開關管t7、第八開關管t8的控制端電平高于第六開關管t6、第七開關管t7、第八開關管t8的第二連接端電平，第二電平高于第一電平。

可以理解的，在g(n)輸出高電平時，t1、t5打開，q(n)為高電平；此時，應當保證t6、t7、t8完全截止，為了防止t6、t7、t8的導通閾值漂移，箝位電路15向t6、t7、t8的控制端通入vss2，向t6、t7、t8的第二連接端通入vss1，其中，vss1＞vss2，保證t6、t7、t8完全截止。

在g(n)輸出低電平時，需要t6、t7、t8導通，通過低電平vss1來拉低g(n)的電平，因此，箝位電路15向t6、t7、t8的控制端通入一高電平，向t6、t7、t8的第二連接端通入vss1，保證t6、t7、t8導通。

其中，第二下拉電路16包括：

第九開關管t9，其第一連接端耦接第三開關管t3的第二連接端。

第十開關管t10，其第一連接端耦接級傳輸出端st(n)。

第十一開關管t11，其第一連接端耦接掃描輸出端g(n)。

箝位電路15耦接第九開關管t9、第十開關管t10、第十一開關管t11的控制端和第二連接端，用于在掃描輸出端輸出第二電平時，控制第九開關管t9、第十開關管t10、第十一開關管t11的控制端電平低于第九開關管t9、第十開關管t10、第十一開關管t11的第二連接端電平，在掃描輸出端輸出第二電平時，控制第九開關管t9、第十開關管t10、第十一開關管t11的控制端電平高于第九開關管t9、第十開關管t10、第十一開關管t11的第二連接端電平。

可以理解的，本實施方式的第二下拉電路16與上述第一下拉電路14的實施原理相同，這里不再贅述。

可選的，在本實施方式中，箝位電路15控制第一下拉電路14和第二下拉電路16交替工作。

具體地，箝位電路15包括第一控制電路、第二控制電路、第一箝位端、第二箝位端。

第一箝位端通入第三電平vss1，耦接第六開關管t6、第七開關管67、第八開關管68的第二連接端，第二箝位端通入第四電平vss2，第三電平vss1高于第四電平vss2。

第一控制電路包括：

第十二開關管t12，其控制端和第一連接端通入第一控制信號lc1。

第十三開關管t13，其控制端耦接第十二開關管t12的第二連接端，其第一連接端通入第一控制信號lc1，其第二連接端耦接第六開關管t6、第七開關管t7、第八開關管t8的控制端。

第十四開關管t14，其控制端耦接第三開關管t3的第二連接端，其第一連接端耦接第十二開關管t12的第二連接端，其第二連接端耦接第二箝位端。

第十五開關管t15，其控制端耦接第三開關管t3的第二連接端，其第一連接端耦接第十三開關管t13的第二連接端，其第二連接端耦接第二箝位端。

其中，定義第六開關管t6、第七開關管t7、第八開關管t8的控制端電平為p(n)。

第二控制電路包括：

第十六開關管t16，其控制端和第一連接端通入第二控制信號lc2。

第十七開關管t17，其控制端耦接第十六開關管的第二連接端，其第一連接端通入第二控制信號lc2，其第二連接端耦接第九開關管t9、第十開關管t10、第十一開關管t11的控制端。

第十八開關管t18，其控制端耦接第三開關管t3的第二連接端，其第一連接端耦接第十六開關管t16的第二連接端，其第二連接端耦接第二箝位端。

第十九開關管t19，其控制端耦接第三開關管t3的第二連接端，其第一連接端耦接第十七開關管t17的第二連接端，其第二連接端耦接第二箝位端。

其中，定義第九開關管t9、第十開關管t10、第十一開關管t11的控制端電平為k(n)。

可選的，上拉電路11還包括電容cb，耦接于掃描輸出端g(n)與第一開關管t1的控制端之間。

下面以上述提供的一具體實施電路和8組ck信號分別對現(xiàn)有技術和本實施例進行對比分析說明。

在現(xiàn)有技術中，8組ck信號的時序圖如圖2所示，其中，ck1和ck5相反、ck2和ck6相反、ck3和ck7相反、ck4和ck8相反。相鄰ck之間的overlap(重疊部分)的時間取名叫做h。st(n-4)連接前面四級的st(n-4)級傳輸出信號，例如，當前級為第10級，則t3的第一連接端接收的信號即為第6級移位寄存單元輸出級傳信號st(6)。

可選的，前四級(即第一級、第二級、第三極以及第四級)的t3的第一連接端跟stv相連。本實施例中的stv是startpulse觸發(fā)信號，每一幀有一個脈沖，脈寬為8*h，stv和ck1之間的overlap為h.

這里以第一級為例，第一級的第一控制信號xck為ck1，時鐘信號ck信號為ck5，在實際應用中，為了能使得g1有很好的下降波形，我們會將q1節(jié)點的波形設計成凸字形，目的是，當q1電壓為右肩的電壓，控制g1的ck5的低電壓可以寫入，能夠使得g1很快的拉到低電位。從而g1有很好的下降波形。但是，現(xiàn)有技術中q1的右肩寬度很小(0.8h)，時間上比較短，對柵線rc延遲較大的高分辨顯示來講，這樣短的時間，不能很快將g1的電位拉低，導致會伴有一個肩峰。肩峰的存在，必然導致data(數(shù)據(jù)信號)的錯充，顯示異常。

在參閱圖4，在本實施例中，當?shù)谝豢刂菩盘杧ck為第一電平時，上拉控制電路打開，并輸出的第二控制信號q(n)，以使上拉電路的第一開關管t1接通；以及在時鐘信號ck的下降沿之后，第一控制信號處于第一電平的時間大于設定時間值。

可選的，第一控制信號在周期內處于第一電平的時間大于50％。

在本實施例中，第n級移位寄存單元的第一控制信號為ck(n)，時鐘信號為ck(n+3)，ck信號一個周期的時間長度為8h，ck(n+1)的上升沿比ck(n)的上升沿延遲h，其中，n為正整數(shù)，h為單位時間長度；其中，第一、第二、第三級移位寄存單元的級傳信號輸入端輸入的級傳信號為stv信號，ck(1)的上升沿比stv信號的上升沿延h，n大于3時，第n級移位寄存單元的級傳信號輸入端輸入的級傳信號為n-3級移位寄存單元的級傳信號輸出端輸出的st(n-3)信號。

具體地，繼續(xù)以g(1)對電路的工作狀態(tài)進行說明。

假設在這一幀中，lc1為高電位h，lc2為低電位l。

當g(n)＝g(1)時,t3的第一連接端連接stv,t1的第一連接端通入ck4，t3、t4的控制端通入ck1。

當stv為高電位，ck1為高電位，t3、t4打開，stv高電位傳入到q(1)，q點為高電位。同時，t1打開，此時，ck4是低電位，所以g(1)為低電位；同時，p(1)，q(1)為低，t6、t7、t8、t9、t10、t11為關閉，vss的低電位不會影響g(1)的電位。

然后，ck1為低電位，t3、t4關閉，此時，ck4為高電位，g(1)輸出高電位，q(1)受到電容c耦合效應，被抬升到更高的電位；p(1)，k(1)繼續(xù)保持低電位。

然后，ck1，ck4都是低電位，但是q(1)由于受到耦合效應，電位有所下降，但仍然處于高電位的工作狀態(tài)。所以ck4的低電位被傳到g(1)，g(1)被拉到低電位。

上述g(1)被拉到低電位這一階段的時間為2.8h，這么長的時間已經足夠使得g(1)被拉到低電位，有效的防止了gate下降時間慢的問題。

然后，ck1為高電位，stv的低電位傳到q(1)，q(1)被拉到低電位；同時，k(1)為低電位，p(1)為高電位，t6、t7、t8打開，q(1)、g(1)進一步的被拉到低電位。

通過上述方式，能夠通過延遲ck信號低電平的時間，從而使得柵極信號完全被拉到低電位，有效的防止了因gate下降時間慢而引起的錯充等問題。

可以理解的，本領域技術人員應當知道，上述的開關管的第一連接端和第二連接端并不表示開關管引腳的順序，而是對開關管引腳的特定命名。上述各個實施方式中提到的開關管為igzo制作的tft(薄膜晶體管)，可選的，在上述實施方式中的tft為n型，其控制端為柵極，其第一連接端為源極，其第二連接端為漏極；或其控制端為柵極，其第一連接端為漏極，其第二連接端為源極。

另外，在其他實施方式中，也可以采用p型tft進行電路的連接，僅需要在上述實施方式的基礎上對控制端電平或者源極、漏極的順序進行相應的調整即可。

參閱圖5，圖5是本發(fā)明液晶顯示器一實施方式的結構示意圖，該液晶顯示器包括顯示面板51以及驅動電路52，其中，驅動電路52設置于顯示面板51的側邊，用于驅動該顯示面板51。

具體地，該驅動電路52是如上述各個實施方式所述的goa電路，其工作原理和電路結構類似，這里不再贅述。

以上所述僅為本發(fā)明的實施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發(fā)明的專利保護范圍內。