本發(fā)明是一種顯示裝置，尤其是關(guān)于一種藍相液晶顯示裝置。

背景技術(shù)：

近來，各種液晶顯示器的產(chǎn)品已經(jīng)相當(dāng)?shù)仄占啊榱耸挂壕э@示器具有更佳的顯示品質(zhì)，許多新的液晶材料也正在開發(fā)創(chuàng)新。藍相液晶(bluephaseliquidcrystal,bp-lc)具備快速響應(yīng)的優(yōu)點，因此藍相液晶驅(qū)動頻率可高達240hz以上，相較于傳統(tǒng)顯示器的驅(qū)動頻率受限在120hz，藍相液晶更能體現(xiàn)流暢的畫面表現(xiàn)。

因此目前如何設(shè)計出一種驅(qū)動藍相液晶的像素電路，以及針對像素電路設(shè)計配合的驅(qū)動電路，使得藍相液晶能夠接收到足夠的電壓同時，達到電路簡化、以及提高穩(wěn)定性，且窄化顯示器的邊框，都是未來設(shè)計發(fā)展的重點。

技術(shù)實現(xiàn)要素：

本發(fā)明提供一種顯示裝置，特別適用于藍向液晶顯示裝置。

本發(fā)明所提供的顯示裝置包含基板和數(shù)據(jù)驅(qū)動模塊。基板具有顯示區(qū)與電路區(qū)，電路區(qū)具有第一移位暫存器模塊，第一移位暫存器模塊包含第一級移位暫存器單元至第n級移位暫存器單元，產(chǎn)生第一級掃描信號至第n級掃描信號至顯示區(qū)。數(shù)據(jù)驅(qū)動模塊，提供數(shù)據(jù)信號至該顯示區(qū)。

本發(fā)明內(nèi)容的一態(tài)樣是關(guān)于一種顯示裝置。第一級移位暫存器單元接收第一起始信號和第二起始信號，產(chǎn)生第一級掃描信號的第一掃描脈沖信號以及第二掃描脈沖信號，且第n級移位暫存器單元接收第(n-1)級掃描信號的第一掃描脈沖信號以及第二起始信號，產(chǎn)生第n級掃描信號的第一掃描脈沖信號以及第二掃描脈沖信號，移位暫存器單元的第二掃描脈沖信號的致能時間寬度小于第一掃描脈沖信號的致能時間寬度。

附圖說明

為讓本發(fā)明的上述和其他目的、特征、優(yōu)點與實施例能更明顯易懂，附圖說明如下：

圖1是根據(jù)本發(fā)明一實施例繪示的一種液晶顯示裝置的示意圖；

圖2是根據(jù)本發(fā)明一實施例繪示一種藍相液晶像素電路的示意圖；

圖3a是根據(jù)本發(fā)明一實施例繪示一種藍相液晶像素電路的時序圖；

圖3b是根據(jù)本發(fā)明一實施例繪示另一種藍相液晶像素電路的時序圖

圖4是根據(jù)本發(fā)明一實施例繪示的一種驅(qū)動藍相液晶顯示器的架構(gòu)圖；

圖5是根據(jù)本發(fā)明一實施例繪示的第一種移位暫存單元的電路圖；

圖6是根據(jù)本發(fā)明一實施例繪示的第二種移位暫存單元的電路圖；

圖7是根據(jù)本發(fā)明一實施例繪示的第三種移位暫存單元的電路圖；

圖8是根據(jù)本發(fā)明一實施例繪示的第四種移位暫存單元的電路圖；

圖9是根據(jù)本發(fā)明一實施例繪示的第五種移位暫存單元的電路圖

圖10是根據(jù)本發(fā)明一實施例繪示的顯示模態(tài)的時序圖；

圖11是根據(jù)本發(fā)明一實施例繪示的補償模態(tài)的時序圖；及

圖12是根據(jù)本發(fā)明一實施例繪示的一種起始信號的時序圖。

其中，附圖標記：

101101～103、201～203電池化成設(shè)備

100：藍相液晶顯示裝置

112：顯示區(qū)

114：第一電路區(qū)

116：第二電路區(qū)

120：數(shù)據(jù)驅(qū)動模塊

130：時序控制單元

op、op’：操作信號

s1～sn、s1’～sn’：控制信號

d1～dm、d1’～dm’：數(shù)據(jù)信號

p：像素

200：像素電路

210：補償電路

201～204：控制開關(guān)

g1～g3：第一控制信號～第三控制信號cs1、cs2：儲存電容

clc：液晶電容

201-1～204-1：第一端

201-2～204-2：第二端

201-3～204-3：控制端

vdd：第一電位

vss：第二電位

vcom：參考電位

vdata：數(shù)據(jù)電壓

px：輸出電位

211：重置控制開關(guān)

212：讀取控制開關(guān)

op1～op2：第一選擇信號～第二選擇信號

vp1：第一掃描脈沖信號

vp2：第二掃描脈沖信號

t1～t3：第一期間～第三期間

410：顯示區(qū)

420：移位暫存器

421：第一移位暫存器模塊

422：第二移位暫存器模塊

423：第三移位暫存器模塊

424：第四移位暫存器模塊

st1_1：第一起始信號

st0：第二起始信號

st1_3：第三起始信號

st1_0：第四起始信號

st1_2：第五起始信號

st1_4：第六起始信號

st2：第七起始信號

sr-g1(1)、sr-g2(1)、sr-g3(1)、sr-vcom(1)：第一級移位暫存器單元

sr-g1(2)、sr-g2(2)、sr-g3(2)、sr-vcom(2)：第二級移位暫存器單元

sr-g1(n)、sr-g2(n)、sr-g3(n)、sr-vcom(3)：第n級移位暫存器單元

vcom(1)：第一級共同電壓信號

vcom(2)：第二級共同電壓信號

vcom(n)：第n級共同電壓信號

hc1～hc8：第一高頻時脈信號～第八高頻時脈信號

lc1～lc4：第一低頻時脈信號～第四低頻時脈信號

vgh_1～vgh_2：第一系統(tǒng)高電壓～第二系統(tǒng)高電壓

vgl_1～vgl_2：第一系統(tǒng)低電壓～第二系統(tǒng)低電壓

500、600、700、800、900：移位暫存器單元

510、610、710、810、910：上拉控制模塊

520、620、720、820、920：上拉模塊

530、630、730、830、930：下拉控制模塊

550、650、750、850、950：下拉模塊

560、660：補償開關(guān)模塊

960：信號產(chǎn)生模塊

c1、c2、c3、c1_com：第一電容

c2_com：第二電容

511、512、521、531～542、551、561、611、612、621、631～642、651、661、711、712、721、731～742、751、811、812、821、831～842、851、911、912、921、931～942、951、961～965：晶體管

511-1、512-1、521-1、531-1～542-1、551-1、561-1、611-1、612-1、621-1、631-1～642-1、651-1、661-1、711-1、712-1、721-1、731-1～742-1、751-1、811-1、812-1、821-1、831-1～842-1、851-1、911-1、912-1、921-1、931-1～942-1、951-1、961-1、962-1、963-1、964-1、965-1、c1-1、c2-1、c3-1、c1_com-1、c2_com-1：第一端

511-2、512-2、521-2、531-2～542-2、551-2、561-2、611-2、612-2、621-2、631-2～642-2、651-2、661-2、711-2、712-2、721-2、731-2～742-2、751-2、811-2、812-2、821-2、831-2～842-2、851-2、911-2、912-2、921-2、931-2～942-2、951-2、961-2、962-2、963-2、964-2、965-2、c1-2、c2-2、c3-2、c1_com-2、c2_com-2

：第二端

511-3、512-3、521-3、531-3～542-3、551-3、561-3、611-3、612-3、621-3、631-3～642-3、651-3、661-3、711-3、712-3、721-3、731-3～742-3、751-3、811-3、812-3、821-3、831-3～842-3、851-3、911-3、912-3、921-3、931-3～942-3、951-3、961-3、962-3、963-3、964-3、965-3、c1-2、c2-2、c3-2、c1_com-2、c2_com-2

：控制端

q1(n)、q2(n)、q3(n)、q1(n-1)、q2(n-1)、q3(n-1)、q_com(n-1)、q_com(n)：第一節(jié)點

com(n-1)、com(n)、com(n+1)：第二節(jié)點

vcom(1)、vcom(2)、vcom(n)：共同電壓信號

g1(1)、g2(1)、g3(1)、g1(2)、g2(2)、g3(2)、g1(n)、g2(n)、g3(n)、g1(n-1)、g2(n-1)、g3(n-1)、g1(n+1)、g2(n+1)、g3(n+1)：掃描信號

具體實施方式

下文舉實施例配合附圖作詳細說明，但所提供的實施例并非用以限制本發(fā)明所涵蓋的范圍，而結(jié)構(gòu)控制的描述非用以限制其執(zhí)行的順序，任何由元件重新組合的結(jié)構(gòu)，所產(chǎn)生具有均等功效的裝置，皆為本發(fā)明所涵蓋的范圍。此外，附圖僅以說明為目的，并未依照原尺寸作圖。為使便于理解，下述說明中相同元件將以相同的符號標示來說明。

在全篇說明書與權(quán)利要求保護范圍所使用的用詞(terms)，除有特別注明外，通常具有每個用詞使用在此領(lǐng)域中、在此公開的內(nèi)容中與特殊內(nèi)容中的平常意義。某些用以描述本發(fā)明的用詞將于下或在此說明書的別處討論，以提供本領(lǐng)域技術(shù)人員在有關(guān)本發(fā)明的描述上額外的引導(dǎo)。

關(guān)于本文中所使用的“約”、“大約”或“大致”一般通常指數(shù)值的誤差或范圍于百分之二十以內(nèi)，較好地是于百分之十以內(nèi)，而更佳地則是于百分之五以內(nèi)。文中若無明確說明，其所提及的數(shù)值皆視作為近似值，例如可如“約”、“大約”或“大致”所表示的誤差或范圍，或其他近似值。

關(guān)于本文中所使用的“第一”、“第二”、…等，并非特別指稱次序或順位的意思，亦非用以限定本發(fā)明，其僅僅是為了區(qū)別以相同技術(shù)用語描述的元件或控制而已。

其次，在本文中所使用的用詞“包含”、“包括”、“具有”、“含有”等等，均為開放性的用語，即意指包含但不限于此。

另外，關(guān)于本文中所使用的“耦接”或“連接，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互控制或動作。

請參考圖1，圖1是繪示本發(fā)明內(nèi)容其中一實施例的一種藍相液晶顯示裝置100的示意圖。一種藍相液晶顯示裝置100包含基板110、數(shù)據(jù)驅(qū)動模塊120和時序控制單元130。如圖一所示，基板110上分別有顯示區(qū)112、第一電路區(qū)114和第二電路區(qū)116，顯示區(qū)112具有多個像素單元p形成像素陣列，第一電路區(qū)114和第二電路區(qū)116位于顯示區(qū)112的兩側(cè)形成雙邊驅(qū)動方式。第一電路區(qū)114和第二電路區(qū)116接收時序控制單元130的操作信號op輸出多個控制信號s1～sn/s1’～sn’，數(shù)據(jù)驅(qū)動模塊120接收時序控制單元130的操作信號op’輸出多個數(shù)據(jù)信號d1～dm/d1’～dm’，因此像素p分別根據(jù)時序控制器130的致能時序依序驅(qū)動，接收相對應(yīng)的控制信號s1～sn或s1’～sn’以及數(shù)據(jù)信號d1～dm或d1’～dm’?？刂菩盘杝1～sn/s1’～sn’包含了多個掃描信號、共同電壓信號，時序控制單元130輸出的操作信號op/op’包含了多組高頻時脈信號、低頻時脈信號、系統(tǒng)參考電壓以及起始信號等信號，分別提供至第一電路區(qū)114和第二電路區(qū)116?？刂菩盘杝1～sn與s1’～sn’可為同步信號，或依使用者設(shè)計調(diào)整時脈，同理地，操作信號op或op’亦可按照設(shè)計需求調(diào)整時脈，但本發(fā)明并不以此為限。

圖2示繪示一種藍相液晶顯示器的像素電路示意圖，而圖3a示繪示一種藍相液晶像素電路的時序圖，特別應(yīng)用于顯示模態(tài)的操作方式；圖3b示繪示另一種藍相液晶像素電路的時序圖，特別應(yīng)用于補償模態(tài)的操作方式。請參考圖2，像素電路200包含第一控制開關(guān)201、第二控制開關(guān)202、第三控制開關(guān)203、第四控制開關(guān)204、第一儲存電容cs1以及第二儲存電容cs2輸出電位至液晶電容clc顯示。第一控制開關(guān)201具有第一端201-1、第二端201-2以及控制端201-3，第一控制開關(guān)201的控制端201-3接收第一控制信號g1，以及第一控制開關(guān)201的第一端201-1接收數(shù)據(jù)信號vdata。第二控制開關(guān)202，具有第一端202-1、第二端202-2以及控制端202-3，第二控制開關(guān)202的控制端202-3電連接第一控制開關(guān)201的第二端201-2，且第二控制開關(guān)202的第二端202-2用以提供輸出電位px至液晶電容clc，液晶電容clc電連接至參考電位vcom。第三控制開關(guān)203，具有第一端203-1、第二端203-2以及控制端203-3，第三控制開關(guān)203的控制端203-3接收第三控制信號g3，第三控制開關(guān)203的第一端203-1接收第一電位vdd，第三控制開關(guān)203的第二端203-2電連接第二控制開關(guān)202的第一端202-1。第四控制開關(guān)204，具有第一端

204-1、第二端204-2以及控制端204-3，第四控制開關(guān)204的控制端204-3接收第二控制信號g2，第四控制開關(guān)204的第一端204-1電連接第二控制開關(guān)202的第二端202-2。像素電路200中的第一儲存電容cs1，具有第一端cs1-1和第二端cs1-2，第一儲存電容cs1的第一端cs1-1接收第一電位vdd，第一儲存電容cs1的第二端cs1-2電連接第二控制開關(guān)202的控制端202-2。第二儲存電容cs2具有第一端cs2-1以及第二端cs2-2，第二儲存電容cs2的第一端cs2-1電連接第二控制開關(guān)202的第二端202-2，第二儲存電容cs2的第二端cs2-2接收參考電位vcom。

然而為了消除dissipationeffect，即減少液晶電壓容易受到第二控制開關(guān)202的vth(thresholdvoltage)變異造成亮度變化的影響，像素電路200另外搭配補償電路210，補償電路210具有重置控制開關(guān)211以及讀取控制開關(guān)212，當(dāng)?shù)谝贿x擇信號op1或第二選擇信號op2致能時，分別用以重置輸出電位px的電壓值至第二電位vss或者讀取輸出電位px的電壓值vread-out，而根據(jù)讀取的電壓值vread-out計算取得補償數(shù)據(jù)電壓vdata再由像素電路200驅(qū)動致能，消除vth變異造成的亮度變化。

請同時圖2和圖3a操作時序，當(dāng)像素電路200操作于一般顯示模態(tài)時，第二控制信號g2導(dǎo)通第四控制開關(guān)204重置輸出電位px；而后關(guān)閉第四控制開關(guān)204，且致能第一控制開關(guān)201寫入數(shù)據(jù)電壓vdata至第二控制開關(guān)202；最后，關(guān)閉第一控制開關(guān)201并致能第三控制開關(guān)203，使得像素電路200根據(jù)數(shù)據(jù)電壓vdata進入顯示狀態(tài)，其中參考電位vcom是以一個圖框

(frame)的時間寬度作極性轉(zhuǎn)換。

而補償操作狀態(tài)時，請參照圖2和圖3b操作時序。在第一期間t1時，第二控制信號g2開啟致能第四控制開關(guān)204，第四控制開關(guān)204的第二端204-2電性導(dǎo)通至補償電路210內(nèi)部的重置控制開關(guān)211，將輸出電位px的電位值重置到補償電路210的第二電位vss。在第二期間t2時，此時第一控制信號g1開啟致能第一控制開關(guān)201，第一控制開關(guān)201的第一端201-1接收數(shù)據(jù)信號vdata。在第三期間t3，第二控制信號g2開啟第四控制開關(guān)204，第三控制信號g3開啟第三控制開關(guān)203，存取感測輸出電位px，換言之，補償電路210透過外部系統(tǒng)(圖未示)的控制信號(第一選擇信號op1或第二選擇信號op2)用以計算或讀取補償信號。相較于正常顯示模態(tài)的時序圖，值得注意的是，補償模態(tài)的第二控制信號g2在t3期間具有第一掃描脈沖信號vp1以及t1期間具有第二掃描脈沖信號vp2，分別用以讀取或重置輸出電壓px的操作，其中第二掃描脈沖信號vp2的致能時間寬度小于第一掃描脈沖信號vp1的致能時間寬度，具體而言，第二掃描脈沖信號vp2的致能時間寬度約為150μs，第一掃描脈沖信號vp1的致能時間寬度約為14ms。請參考圖3b，第二掃描脈沖信號vp2的致能期間和第一掃描脈沖信號vp1的致能期間互不重迭；第二掃描脈沖信號vp2的致能期間早于第一掃描脈沖信號的致能期間vp1。

但為了配合本發(fā)明所述的像素電路200的第一控制信號g1、第二控制信號g2以及第三控制信號g3，必須設(shè)計移位暫存器電路輸出驅(qū)動波形，達到同時適用于正常顯式模式以及補償模式切換。

圖4是根據(jù)本發(fā)明實施例繪示的一種驅(qū)動藍相液晶顯示器的架構(gòu)圖，請參照圖4，移位暫存器420包含了第一移位暫存器模塊421、第二移位暫存器模塊422、第三移位暫存器模塊423和第四移位暫存器模塊424。第一移位暫存器模塊421具有第一級移位暫存器單元sr-g1(1)至第n級移位暫存器單元sr-g1(n)，產(chǎn)生第一級掃描信號g1(1)至第n級掃描信號g1(n)至顯示區(qū)410。第二移位暫存器模塊422具有第一級移位暫存器單元sr-g2(1)至第n級移位暫存器單元sr-g2(n)，產(chǎn)生第一級掃描信號g2(1)至第n級掃描信號g2(n)至顯示區(qū)410。第三移位暫存器模塊423具有第一級移位暫存器單元sr-g3(1)至第n級移位暫存器單元sr-g3(n)，產(chǎn)生第一級掃描信號g3(1)至第n級掃描信號g3(n)至顯示區(qū)410。第四移位暫存器模塊424具有第一級移位暫存器單元sr-vcom(1)至第n級移位暫存器單元sr-vcom(n)，產(chǎn)生第一級共同電壓信號vcom(1)至第n級共同電壓信號vcom(n)至該顯示區(qū)。

承上，同時參考圖2，移位暫存器420提供多個控制信號進入顯示區(qū)410，其中第一移位暫存器模塊421的第一級掃描信號g1(1)至第n級掃描信號g1(n)對應(yīng)到圖2像素電路200的第一控制信號g1，第二移位暫存器模塊422的第一級掃描信號g2(1)至第n級掃描信號g2(n)對應(yīng)到像素電路200的第二控制信號g2，第三移位暫存器模塊423的第一級掃描信號g3(1)至第n級掃描信號g3(n)對應(yīng)到像素電路200的第三控制信號g3，第四移位暫存器模塊424的第一級共同電壓信號vcom(1)至第n級共同電壓信號vcom(n)對應(yīng)到像素電路200的參考電位vcom。

第二移位暫存器模塊422接收第一系統(tǒng)高電壓vgh_1、第一系統(tǒng)低電壓vgl_1、第一低頻時脈信號lc1、第二低頻時脈信號lc2、第一高頻時脈信號hc1以及第二高頻時脈信號hc2。第二移位暫存器模塊422的第一級移位暫存器單元sr-g2(1)接收第一起始信號st1_1和第二起始信號st0，第n級移位暫存器單元sr-g2(n)接收第二起始信號st0以及第三起始信號st1_3。

第一移位暫存器模塊421接收第一系統(tǒng)高電壓vgh_1、第一系統(tǒng)低電壓vgl_1、第一低頻時脈信號lc1、第二低頻時脈信號lc2、第三高頻時脈信號hc3以及第四高頻時脈信號hc4。第一移位暫存器模塊421的第一級移位暫存器單元sr-g1(1)接收第四起始信號st1_0，第n級移位暫存器單元sr-g1(n)接收第五起始信號st1_2。

第三移位暫存器模塊423接收第一系統(tǒng)高電壓vgh_1、第一系統(tǒng)低電壓vgl_1、第一低頻時脈信號lc1、第二低頻時脈信號lc2、第五高頻時脈信號hc5以及第六高頻時脈信號hc6。第三移位暫存器模塊423的第一級移位暫存器單元sr-g3(1)接收第四起始信號st1_0，第n級移位暫存器單元sr-g3(n)接收第六起始信號st1_4。

第四移位暫存器模塊424接收第二系統(tǒng)高電壓vgh_2、第二系統(tǒng)低電壓vgl_2、第三低頻時脈信號lc3、第四低頻時脈信號lc4、第七高頻時脈信號hc7以及第八高頻時脈信號hc8。第四移位暫存器模塊424的第一級移位暫存器單元sr-vcom(1)接收第七起始信號st2，第n級移位暫存器單元sr-vcom(n)接收第七起始信號st2。

請參照圖4，第一移位暫存器模塊421中、第二移位暫存器模塊422、第三移位暫存器模塊423以及第四移位暫存器模塊424皆為1傳2的移暫存器電路架構(gòu)，換言之，其中之一的移位暫存器單元接收前一級移位暫存器單元的掃描信號產(chǎn)生當(dāng)級移位暫存器單元的掃描信號，且接收下一級的移位暫存器單元的掃描信號下拉控制當(dāng)級移位暫存器單元的掃描信號。如以第一移位暫存器模塊421為例，第一級移位暫存器單元sr-g1(1)產(chǎn)生第一級掃描信號g1(1)下傳至第二級移位暫存器單元sr-g1(2)作為起始信號，且第二級移位暫存器單元sr-g1(2)產(chǎn)生第二級掃描信號g1(2)回傳至第一級移位暫存器單元sr-g1(1)下拉第一級掃描信號g1(1)。第二移位暫存器模塊422、第三移位暫存器模塊423以及第四移位暫存器模塊424亦為相同的操作模式，然本發(fā)明不在此限。

圖5為根據(jù)本發(fā)明一實施例繪示的第一種移位暫存單元的電路圖，具體而言，為圖4中第二移位暫存器模塊422的每一移位暫存器單元的電路圖。移位暫存器單元500具有上拉控制模塊510、上拉模塊520、第一電容c2、下拉控制模塊530、下拉模塊550以及補償開關(guān)模塊560。上拉控制模塊510包含第一晶體管511以及第二晶體管512。第一晶體管511具有第一端511-1、第二端511-2以及控制端511-3，第一晶體管511的第一端511-1用以接收第一高頻時脈信號hc1，第一晶體管511的控制端511-3用以接收前一級移位暫存器的第一節(jié)點信號q2(n-1)。第二晶體管512，具有第一端512-1、第二端512-2以及控制端512-3，第二晶體管的控制端512-3電連接第一晶體管511的第二端511-2，第二晶體管512的第一端511-1接收前一級掃描信號g2(n-1)，而第二晶體管512的第二端512-2輸出第一節(jié)點信號q2(n)。

上拉模塊520具有第三晶體管521，具有第一端521-1、第二端521-2以及控制端521-3，第三晶體管521的控制端521-3電連接第二晶體管512的第二端512-2接收第一節(jié)點信號q2(n)，第三晶體管521的第一端521-1接收第二高頻時脈信號hc2，產(chǎn)生移位暫存器500的掃描信號g2(n)。

第一電容c2，具有第一端c2-1以及第二端c2-2，第一電容c2的第一端c2-1電連接第三晶體管521的控制端521-3，第一電容c2的第二端c2-2電連接第三晶體管521的第二端521-2。

下拉控制模塊530具有第四晶體管531、第五晶體管532、第六晶體管533、第七晶體管534、第八晶體管535、第九晶體管536、第十晶體管537、第十一晶體管538、第十二晶體管539、第十三晶體管540、第十四晶體管541以及第十五晶體管542。第四晶體管531具有第一端531-1、第二端531-2以及控制端531-3，第四晶體管531的第一端531-1與控制端531-3接收第一低頻時脈信號lc1。第五晶體管532，具有第一端532-1、第二端532-2以及控制端532-3，第五晶體管532的控制端532-3電連接第四晶體管531的第二端531-2，第五晶體管532的第一端532-1接收第一低頻時脈信號lc1。第六晶體管533，具有第一端533-1、第二端533-2以及控制端533-3，第六晶體管533的控制端533-3接收該第一節(jié)點信號q2(n)，第六晶體管533的第一端533-1電連接第四晶體管531的第二端531-2，第六晶體管533的第二端533-2接收第一系統(tǒng)低電壓vgl_1。第七晶體管534，具有第一端534-1、第二端534-2以及控制端534-3，第七晶體管534的控制端534-3接收第一節(jié)點信號q2(n)，第七晶體管534的第一端534-1電連接第五晶體管532的第二端532-2，第七晶體管534的第二端534-2接收第一系統(tǒng)低電壓vgl_1。第八晶體管535，具有第一端535-1、第二端535-2以及控制端535-3，第八晶體管535的控制端535-3電連接第七晶體管534的第一端534-1，第八晶體管535的第一端535-1電連接第二晶體管512的第二端512-2，第八晶體管535的第二端535-2接收掃描信號g2(n)。第九晶體管536，具有第一端536-1、第二端536-2以及控制端536-3，第九晶體管536的控制端536-3電連接第八晶體管535的控制端535-3，第九晶體管536的第一端536-1電連接第一電容c2的第二端c2-2，第九晶體管536的第二端536-2接收第一系統(tǒng)低電壓vgl_1。第十晶體管537，具有第一端537-1、第二端537-2以及控制端537-3，第十晶體管537的第一端537-1與控制端537-3接收第二低頻時脈信號lc2。第十一晶體管538，具有第一端538-1、第二端538-2以及控制端538-3，第十一晶體管538的控制端538-3電連接第十晶體管537的第二端537-2，第十一晶體管538的第一端538-1接收第二低頻時脈信號lc2。第十二晶體管539，具有第一端539-1、第二端539-2以及控制端539-3，第十二晶體管539的控制端539-3接收第一節(jié)點信號q2(n)，第十二晶體管539的第一端539-1電連接第十晶體管537的第二端537-2，第十二晶體管539的第二端539-2接收第一系統(tǒng)低電壓vgl_1。第十三晶體管540，具有第一端540-1、第二端540-2以及控制端540-3，第十三晶體管540的控制端540-3接收第一節(jié)點信號q2(n)，第十三晶體管540的第一端540-1電連接第十一晶體管538的第二端538-2，第十三晶體管540的第二端540-2接收第一系統(tǒng)低電壓vgl_1。第十四晶體管541，具有第一端541-1、第二端541-2以控制端541-3，第十四晶體管541的控制端541-3電連接第十三晶體管540的第一端540-1，第十四晶體管541的第一端541-1電連接第二晶體管512的第二端512-2，第十四晶體管541的第二端541-2接收掃描信號g2(n)。第十五晶體管542，具有第一端542-1、第二端542-2以及控制端542-3，第十五晶體管542的控制端542-3電連接第十四晶體管541的控制端541-3，第十五晶體管542的第一端542-1電連接第一電容c2的第二端c2-2，第十五晶體管542的第二端542-2接收第一系統(tǒng)低電壓vgl_1。

下拉模塊550包含第十六晶體管551。第十六晶體管551，具有第一端551-1、第二端551-2以及控制端551-3，第十六晶體管551的控制端551-3接收下一級掃描信號g2(n+1)，第十六晶體管551的第一端551-1電連接第三晶體管521的控制端521-3，第十六晶體管551的第二端551-2接收第一系統(tǒng)低電壓vgl_1。

補償開關(guān)模塊560包含第十七晶體管561，具有控制端561-3、第一端561-1和第二端561-2。第十七晶體管561的控制端561-3接收第二起始信號st0，該第十七晶體管561的第一端561-1接收第一系統(tǒng)高電壓vgh_1，第十七晶體管561的第二端561-2連接輸出掃描信號g2(n)。

圖6為根據(jù)本發(fā)明一實施例繪示的第二種移位暫存單元的電路圖，具體而言，為圖4中第二移位暫存器模塊422的每一移位暫存器單元的電路圖。移位暫存器單元600具有上拉控制模塊610、上拉模塊620、第一電容c2、下拉控制模塊630、下拉模塊650以及補償開關(guān)模塊660。上拉控制模塊610包含第一晶體管611以及第二晶體管612。第一晶體管611具有第一端611-1、第二端611-2以及控制端611-3，第一晶體管611的第一端611-1用以接收第一高頻時脈信號hc1，第一晶體管611的控制端611-3用以接收前一級移位暫存器的第一節(jié)點信號q2(n-1)。第二晶體管612，具有第一端612-1、第二端612-2以及控制端612-3，第二晶體管的控制端612-3電連接第一晶體管611的第二端611-2，第二晶體管612的第一端611-1接收前一級掃描信號g2(n-1)，而第二晶體管612的第二端612-2輸出第一節(jié)點信號q2(n)。

上拉模塊620具有第三晶體管621，具有第一端621-1、第二端621-2以及控制端621-3，第三晶體管621的控制端621-3電連接第二晶體管612的第二端612-2接收第一節(jié)點信號q2(n)，第三晶體管621的第一端621-1接收第二高頻時脈信號hc2，產(chǎn)生移位暫存器600的掃描信號g2(n)。

第一電容c2，具有第一端c2-1以及第二端c2-2，第一電容c2的第一端c2-1電連接第三晶體管621的控制端621-3，第一電容c2的第二端c2-2電連接第三晶體管621的第二端621-2。

下拉控制模塊630具有第四晶體管631、第五晶體管632、第六晶體管633、第七晶體管634、第八晶體管635、第九晶體管636、第十晶體管637、第十一晶體管638、第十二晶體管639、第十三晶體管640、第十四晶體管641以及第十五晶體管642。第四晶體管631具有第一端631-1、第二端631-2以及控制端631-3，第四晶體管631的第一端631-1與控制端631-3接收第一低頻時脈信號lc1。第五晶體管632，具有第一端632-1、第二端632-2以及控制端632-3，第五晶體管632的控制端632-3電連接第四晶體管631的第二端631-2，第五晶體管632的第一端632-1接收第一低頻時脈信號lc1。第六晶體管633，具有第一端633-1、第二端633-2以及控制端633-3，第六晶體管633的控制端633-3接收該第一節(jié)點信號q2(n)，第六晶體管633的第一端633-1電連接第四晶體管631的第二端631-2，第六晶體管633的第二端633-2接收第一系統(tǒng)低電壓vgl_1。第七晶體管634，具有第一端634-1、第二端634-2以及控制端634-3，第七晶體管634的控制端634-3接收第一節(jié)點信號q2(n)，第七晶體管634的第一端634-1電連接第五晶體管632的第二端632-2，第七晶體管634的第二端634-2接收第一系統(tǒng)低電壓vgl_1。第八晶體管635，具有第一端635-1、第二端635-2以及控制端635-3，第八晶體管635的控制端635-3電連接第七晶體管634的第一端634-1，第八晶體管635的第一端635-1電連接第二晶體管612的第二端612-2，第八晶體管635的第二端635-2接收掃描信號g2(n)。第九晶體管636，具有第一端636-1、第二端636-2以及控制端636-3，第九晶體管636的控制端636-3電連接第八晶體管635的控制端635-3，第九晶體管636的第一端636-1電連接第一電容c2的第二端c2-2，第九晶體管636的第二端636-2接收第一系統(tǒng)低電壓vgl_1。第十晶體管637，具有第一端637-1、第二端637-2以及控制端637-3，第十晶體管637的第一端637-1與控制端637-3接收第二低頻時脈信號lc2。第十一晶體管638，具有第一端638-1、第二端638-2以及控制端638-3，第十一晶體管638的控制端638-3電連接第十晶體管637的第二端637-2，第十一晶體管638的第一端638-1接收第二低頻時脈信號lc2。第十二晶體管639，具有第一端639-1、第二端639-2以及控制端639-3，第十二晶體管639的控制端639-3接收第一節(jié)點信號q2(n)，第十二晶體管639的第一端639-1電連接第十晶體管637的第二端637-2，第十二晶體管639的第二端639-2接收第一系統(tǒng)低電壓vgl_1。第十三晶體管640，具有第一端640-1、第二端640-2以及控制端640-3，第十三晶體管640的控制端640-3接收第一節(jié)點信號q2(n)，第十三晶體管640的第一端640-1電連接第十一晶體管638的第二端638-2，第十三晶體管640的第二端640-2接收第一系統(tǒng)低電壓vgl_1。第十四晶體管641，具有第一端641-1、第二端641-2以控制端641-3，第十四晶體管641的控制端641-3電連接第十三晶體管640的第一端640-1，第十四晶體管641的第一端641-1電連接第二晶體管612的第二端612-2，第十四晶體管641的第二端641-2接收掃描信號g2(n)。第十五晶體管642，具有第一端642-1、第二端642-2以及控制端642-3，第十五晶體管642的控制端642-3電連接第十四晶體管641的控制端641-3，第十五晶體管642的第一端642-1電連接第一電容c2的第二端c2-2，第十五晶體管642的第二端642-2接收第一系統(tǒng)低電壓vgl_1。

下拉模塊650包含第十六晶體管651。第十六晶體管651，具有第一端651-1、第二端651-2以及控制端651-3，第十六晶體管651的控制端651-3接收下一級掃描信號g2(n+1)，第十六晶體管651的第一端651-1電連接第三晶體管621的控制端621-3，第十六晶體管651的第二端651-2接收第一系統(tǒng)低電壓vgl_1。

補償開關(guān)模塊660包含第十七晶體管661，具有控制端661-3、第一端661-1和第二端661-2。第十七晶體管661的控制端661-3和第一端661-1接收第二起始信號st0，第十七晶體管661的第二端661-2連接輸出掃描信號g2(n)。

圖7為根據(jù)本發(fā)明一實施例繪示的第三種移位暫存單元的電路圖，具體而言，為圖4中第一移位暫存器模塊421的每一移位暫存器單元的電路圖。移位暫存器單元700具有上拉控制模塊710、上拉模塊720、第一電容c1、下拉控制模塊730以及下拉模塊750。上拉控制模塊710包含第一晶體管711以及第二晶體管712。第一晶體管711具有第一端711-1、第二端711-2以及控制端711-3，第一晶體管711的第一端711-1用以接收第三高頻時脈信號hc3，第一晶體管711的控制端711-3用以接收前一級移位暫存器的第一節(jié)點信號

q1(n-1)。第二晶體管712，具有第一端712-1、第二端712-2以及控制端712-3，第二晶體管的控制端712-3電連接第一晶體管711的第二端711-2，第二晶體管712的第一端711-1接收前一級掃描信號g1(n-1)，而第二晶體管712的第二端712-2輸出第一節(jié)點信號q1(n)。

上拉模塊720具有第三晶體管721，具有第一端721-1、第二端721-2以及控制端721-3，第三晶體管721的控制端721-3電連接第二晶體管712的第二端712-2接收第一節(jié)點信號q1(n)，第三晶體管721的第一端721-1接收第四高頻時脈信號hc4，產(chǎn)生移位暫存器700的掃描信號g1(n)。

第一電容c1，具有第一端c1-1以及第二端c1-2，第一電容c1的第一端c1-1電連接第三晶體管721的控制端721-3，第一電容c1的第二端c1-2電連接第三晶體管721的第二端721-2。

下拉控制模塊730具有第四晶體管731、第五晶體管732、第六晶體管733、第七晶體管734、第八晶體管735、第九晶體管736、第十晶體管737、第十一晶體管738、第十二晶體管739、第十三晶體管740、第十四晶體管741以及第十五晶體管742。第四晶體管731具有第一端731-1、第二端731-2以及控制端731-3，第四晶體管731的第一端731-1與控制端731-3接收第一低頻時脈信號lc1。第五晶體管732，具有第一端732-1、第二端732-2以及控制端732-3，第五晶體管732的控制端732-3電連接第四晶體管731的第二端731-2，第五晶體管732的第一端732-1接收第一低頻時脈信號lc1。第六晶體管733，具有第一端733-1、第二端733-2以及控制端733-3，第六晶體管733的控制端733-3接收該第一節(jié)點信號q1(n)，第六晶體管733的第一端733-1電連接第四晶體管731的第二端731-2，第六晶體管733的第二端733-2接收第一系統(tǒng)低電壓vgl_1。第七晶體管734，具有第一端734-1、第二端734-2以及控制端734-3，第七晶體管734的控制端734-3接收第一節(jié)點信號q1(n)，第七晶體管734的第一端734-1電連接第五晶體管732的第二端732-2，第七晶體管734的第二端734-2接收第一系統(tǒng)低電壓vgl_1。第八晶體管735，具有第一端735-1、第二端735-2以及控制端735-3，第八晶體管735的控制端735-3電連接第七晶體管734的第一端734-1，第八晶體管735的第一端735-1電連接第二晶體管712的第二端712-2，第八晶體管735的第二端735-2接收掃描信號g1(n)。第九晶體管736，具有第一端736-1、第二端736-2以及控制端736-3，第九晶體管736的控制端736-3電連接第八晶體管735的控制端735-3，第九晶體管736的第一端736-1電連接第一電容c1的第二端c1-2，第九晶體管736的第二端736-2接收第一系統(tǒng)低電壓vgl_1。第十晶體管737，具有第一端737-1、第二端737-2以及控制端737-3，第十晶體管737的第一端737-1與控制端737-3接收第二低頻時脈信號lc2。第十一晶體管738，具有第一端738-1、第二端738-2以及控制端738-3，第十一晶體管738的控制端738-3電連接第十晶體管737的第二端737-2，第十一晶體管738的第一端738-1接收第二低頻時脈信號lc2。第十二晶體管739，具有第一端739-1、第二端739-2以及控制端739-3，第十二晶體管739的控制端739-3接收第一節(jié)點信號q1(n)，第十二晶體管739的第一端739-1電連接第十晶體管737的第二端737-2，第十二晶體管739的第二端739-2接收第一系統(tǒng)低電壓vgl_1。第十三晶體管740，具有第一端740-1、第二端740-2以及控制端740-3，第十三晶體管740的控制端740-3接收第一節(jié)點信號q1(n)，第十三晶體管740的第一端740-1電連接第十一晶體管738的第二端738-2，第十三晶體管740的第二端740-2接收第一系統(tǒng)低電壓vgl_1。第十四晶體管741，具有第一端741-1、第二端741-2以控制端741-3，第十四晶體管741的控制端741-3電連接第十三晶體管740的第一端740-1，第十四晶體管741的第一端741-1電連接第二晶體管712的第二端712-2，第十四晶體管741的第二端741-2接收掃描信號g1(n)。第十五晶體管742，具有第一端742-1、第二端742-2以及控制端742-3，第十五晶體管742的控制端742-3電連接第十四晶體管741的控制端741-3，第十五晶體管742的第一端742-1電連接第一電容c1的第二端c1-2，第十五晶體管742的第二端742-2接收第一系統(tǒng)低電壓vgl_1。

下拉模塊750包含第十六晶體管751。第十六晶體管751，具有第一端751-1、第二端751-2以及控制端751-3，第十六晶體管751的控制端751-3接收下一級掃描信號g1(n+1)，第十六晶體管751的第一端751-1電連接第三晶體管721的控制端721-3，第十六晶體管751的第二端751-2接收第一系統(tǒng)低電壓vgl_1。

圖8為根據(jù)本發(fā)明一實施例繪示的第四種移位暫存單元的電路圖，具體而言，為圖4中第三移位暫存器模塊423的每一移位暫存器單元的電路圖。移位暫存器單元800具有上拉控制模塊810、上拉模塊820、第一電容c3、下拉控制模塊830以及下拉模塊850。上拉控制模塊810包含第一晶體管811以及第二晶體管812。第一晶體管811具有第一端811-1、第二端811-2以及控制端811-3，第一晶體管811的第一端811-1用以接收第五高頻時脈信號hc5，第一晶體管811的控制端811-3用以接收前一級移位暫存器的第一節(jié)點信號q3(n-1)。第二晶體管812，具有第一端812-1、第二端812-2以及控制端812-3，第二晶體管的控制端812-3電連接第一晶體管811的第二端811-2，第二晶體管812的第一端811-1接收前一級掃描信號g3(n-1)，而第二晶體管812的第二端812-2輸出第一節(jié)點信號q3(n)。

上拉模塊820具有第三晶體管821，具有第一端821-1、第二端821-2以及控制端821-3，第三晶體管821的控制端821-3電連接第二晶體管812的第二端812-2接收第一節(jié)點信號q3(n)，第三晶體管821的第一端821-1接收第六高頻時脈信號hc6，產(chǎn)生移位暫存器800的掃描信號g3(n)。

第一電容c3，具有第一端c3-1以及第二端c3-2，第一電容c3的第一端c3-1電連接第三晶體管821的控制端821-3，第一電容c3的第二端c3-2電連接第三晶體管821的第二端821-2。

下拉控制模塊830具有第四晶體管831、第五晶體管832、第六晶體管833、第七晶體管834、第八晶體管835、第九晶體管836、第十晶體管837、第十一晶體管838、第十二晶體管839、第十三晶體管840、第十四晶體管841以及第十五晶體管842。第四晶體管831具有第一端831-1、第二端831-2以及控制端831-3，第四晶體管831的第一端831-1與控制端831-3接收第一低頻時脈信號lc1。第五晶體管832，具有第一端832-1、第二端832-2以及控制端832-3，第五晶體管832的控制端832-3電連接第四晶體管831的第二端831-2，第五晶體管832的第一端832-1接收第一低頻時脈信號lc1。第六晶體管833，具有第一端833-1、第二端833-2以及控制端833-3，第六晶體管833的控制端833-3接收該第一節(jié)點信號q3(n)，第六晶體管833的第一端833-1電連接第四晶體管831的第二端831-2，第六晶體管833的第二端833-2接收第一系統(tǒng)低電壓vgl_1。第七晶體管834，具有第一端834-1、第二端834-2以及控制端834-3，第七晶體管834的控制端834-3接收第一節(jié)點信號q3(n)，第七晶體管834的第一端834-1電連接第五晶體管832的第二端832-2，第七晶體管834的第二端834-2接收第一系統(tǒng)低電壓vgl_1。第八晶體管835，具有第一端835-1、第二端835-2以及控制端835-3，第八晶體管835的控制端835-3電連接第七晶體管834的第一端834-1，第八晶體管835的第一端835-1電連接第二晶體管812的第二端812-2，第八晶體管835的第二端835-2接收掃描信號g3(n)。第九晶體管836，具有第一端836-1、第二端836-2以及控制端836-3，第九晶體管836的控制端836-3電連接第八晶體管835的控制端835-3，第九晶體管836的第一端836-1電連接第一電容c3的第二端c3-2，第九晶體管836的第二端836-2接收第一系統(tǒng)低電壓vgl_1。第十晶體管837，具有第一端837-1、第二端837-2以及控制端837-3，第十晶體管837的第一端837-1與控制端837-3接收第二低頻時脈信號lc2。第十一晶體管838，具有第一端838-1、第二端838-2以及控制端838-3，第十一晶體管838的控制端838-3電連接第十晶體管837的第二端837-2，第十一晶體管838的第一端838-1接收第二低頻時脈信號lc2。第十二晶體管839，具有第一端839-1、第二端839-2以及控制端839-3，第十二晶體管839的控制端839-3接收第一節(jié)點信號q3(n)，第十二晶體管839的第一端839-1電連接第十晶體管837的第二端837-2，第十二晶體管839的第二端839-2接收第一系統(tǒng)低電壓vgl_1。第十三晶體管840，具有第一端840-1、第二端840-2以及控制端840-3，第十三晶體管840的控制端840-3接收第一節(jié)點信號q3(n)，第十三晶體管840的第一端840-1電連接第十一晶體管838的第二端838-2，第十三晶體管840的第二端840-2接收第一系統(tǒng)低電壓vgl_1。第十四晶體管841，具有第一端841-1、第二端841-2以控制端841-3，第十四晶體管841的控制端841-3電連接第十三晶體管840的第一端840-1，第十四晶體管841的第一端841-1電連接第二晶體管812的第二端812-2，第十四晶體管841的第二端841-2接收掃描信號g3(n)。第十五晶體管842，具有第一端842-1、第二端842-2以及控制端842-3，第十五晶體管842的控制端842-3電連接第十四晶體管841的控制端841-3，第十五晶體管842的第一端842-1電連接第一電容c3的第二端c3-2，第十五晶體管842的第二端842-2接收第一系統(tǒng)低電壓vgl_1。

下拉模塊850包含第十六晶體管851。第十六晶體管851，具有第一端851-1、第二端851-2以及控制端851-3，第十六晶體管851的控制端851-3接收下一級掃描信號g3(n+1)，第十六晶體管851的第一端851-1電連接第三晶體管821的控制端821-3，第十六晶體管851的第二端851-2接收第一系統(tǒng)低電壓vgl_1。

圖9為根據(jù)本發(fā)明一實施例繪示的第五種移位暫存單元的電路圖，具體而言，為圖4中第四移位暫存器模塊424的每一移位暫存器單元的電路圖。移位暫存器單元900具有上拉控制模塊910、上拉模塊920、第一電容c1_com、下拉控制模塊930、下拉模塊950以及信號產(chǎn)生模塊960。上拉控制模塊910包含第一晶體管911以及第二晶體管912。第一晶體管911具有第一端911-1、第二端911-2以及控制端911-3，第一晶體管911的第一端911-1用以接收第七高頻時脈信號hc7，第一晶體管911的控制端911-3用以接收前一級移位暫存器的第一節(jié)點信號q_com(n-1)。第二晶體管912，具有第一端912-1、第二端912-2以及控制端912-3，第二晶體管的控制端912-3電連接第一晶體管911的第二端911-2，第二晶體管912的第一端911-1接收前一級第二節(jié)點信號com(n-1)，而第二晶體管912的第二端912-2輸出第一節(jié)點信號

q_com(n)。

上拉模塊920具有第三晶體管921，具有第一端921-1、第二端921-2以及控制端921-3，第三晶體管921的控制端921-3電連接第二晶體管912的第二端912-2接收第一節(jié)點信號q_com(n)，第三晶體管921的第一端921-1接收第八高頻時脈信號hc8，產(chǎn)生移位暫存器900的第二節(jié)點信號com(n)。

第一電容c1_com，具有第一端c1_com-1以及第二端c1_com-2，第一電容c1_com的第一端c1_com-1電連接第三晶體管921的控制端921-3，第一電容c1_com的第二端c1_com-2電連接第三晶體管921的第二端921-2。

下拉控制模塊930具有第四晶體管931、第五晶體管932、第六晶體管933、第七晶體管934、第八晶體管935、第九晶體管936、第十晶體管937、第十一晶體管938、第十二晶體管939、第十三晶體管940、第十四晶體管941以及第十五晶體管942。第四晶體管931具有第一端931-1、第二端931-2以及控制端931-3，第四晶體管931的第一端931-1與控制端931-3接收第三低頻時脈信號lc3。第五晶體管932，具有第一端932-1、第二端932-2以及控制端932-3，第五晶體管932的控制端932-3電連接第四晶體管931的第二端931-2，第五晶體管932的第一端932-1接收第三低頻時脈信號lc3。第六晶體管933，具有第一端933-1、第二端933-2以及控制端933-3，第六晶體管933的控制端933-3接收該第一節(jié)點信號q_com(n)，第六晶體管933的第一端933-1電連接第四晶體管931的第二端931-2，第六晶體管933的第二端933-2接收第二系統(tǒng)低電壓vgl_2。第七晶體管934，具有第一端934-1、第二端934-2以及控制端934-3，第七晶體管934的控制端934-3接收第一節(jié)點信號q_com(n)，第七晶體管934的第一端934-1電連接第五晶體管932的第二端932-2，第七晶體管934的第二端934-2接收第二系統(tǒng)低電壓vgl_2。第八晶體管935，具有第一端935-1、第二端935-2以及控制端935-3，第八晶體管935的控制端935-3電連接第七晶體管934的第一端934-1，第八晶體管935的第一端935-1電連接第二晶體管912的第二端912-2，第八晶體管935的第二端935-2接收第二節(jié)點信號com(n)。第九晶體管936，具有第一端936-1、第二端936-2以及控制端936-3，第九晶體管936的控制端936-3電連接第八晶體管935的控制端935-3，第九晶體管936的第一端936-1電連接第一電容c1_com的第二端c1_com-2，第九晶體管936的第二端936-2接收第二系統(tǒng)低電壓vgl_2。第十晶體管937，具有第一端937-1、第二端937-2以及控制端937-3，第十晶體管937的第一端937-1與控制端937-3接收第四低頻時脈信號lc4。第十一晶體管938，具有第一端938-1、第二端938-2以及控制端938-3，第十一晶體管938的控制端938-3電連接第十晶體管937的第二端937-2，第十一晶體管938的第一端938-1接收第四低頻時脈信號lc4。第十二晶體管939，具有第一端939-1、第二端939-2以及控制端939-3，第十二晶體管939的控制端939-3接收第一節(jié)點信號q_com(n)，第十二晶體管939的第一端939-1電連接第十晶體管937的第二端937-2，第十二晶體管939的第二端939-2接收第二系統(tǒng)低電壓vgl_2。第十三晶體管940，具有第一端940-1、第二端940-2以及控制端940-3，第十三晶體管940的控制端940-3接收第一節(jié)點信號q_com(n)，第十三晶體管940的第一端940-1電連接第十一晶體管938的第二端938-2，第十三晶體管940的第二端940-2接收第二系統(tǒng)低電壓vgl_2。第十四晶體管941，具有第一端941-1、第二端941-2以控制端941-3，第十四晶體管941的控制端941-3電連接第十三晶體管940的第一端940-1，第十四晶體管941的第一端941-1電連接第二晶體管912的第二端912-2，第十四晶體管941的第二端941-2接收第二節(jié)點信號com(n)。第十五晶體管942，具有第一端942-1、第二端942-2以及控制端942-3，第十五晶體管942的控制端942-3電連接第十四晶體管941的控制端941-3，第十五晶體管942的第一端942-1電連接第一電容c1_com的第二端c1_com-2，第十五晶體管942的第二端942-2接收第二系統(tǒng)低電壓vgl_2。

下拉模塊950包含第十六晶體管951。第十六晶體管951，具有第一端951-1、第二端951-2以及控制端951-3，第十六晶體管951的控制端951-3接收下一級第二節(jié)點信號com(n+1)，第十六晶體管951的第一端951-1電連接第三晶體管921的控制端921-3，第十六晶體管951的第二端951-2接收第二系統(tǒng)低電壓vgl_2。

信號產(chǎn)生模塊960包含第十七晶體管961，具有第一端961-1、第二端961-2以及控制端961-3，第十七晶體管961的第一端961-1接收第三低頻時脈信號lc3，第十七晶體管961的控制端961-3接收上拉控制模塊910、上拉模塊920、下拉控制模塊930以及下拉模塊950輸出的第二節(jié)點信號com(n)。第十八晶體管962，具有第一端962-1、第二端962-2以及控制端962-3，第十八晶體管962的第一端962-1接收第三低頻時脈信號lc3，第十八晶體管962的控制端962-3電連接第十七晶體管961的第二端961-2。第十九晶體管963，具有第一端963-1、第二端963-2以及控制端963-3，第十九晶體管963的控制端963-3接收第四低頻時脈信號lc4，第十九晶體管963的第一端963-1電連接第十七晶體管961的第二端961-2，第十九晶體管963的第二端963-2電連接第二系統(tǒng)低電壓vgl_2。第二十晶體管964，具有第一端964-1、第二端964-2以及控制端964-3，第二十晶體管964的控制端964-3接收第四低頻時脈信號lc4，第二十晶體管964的第一端964-1電連接第十八晶體管962的第二端962-2，第二十晶體管964的第二端964-2電連接第二系統(tǒng)低電壓vgl_2。第二十一晶體管965，具有第一端965-1、第二端965-2以及控制端965-3，第二十一晶體管965的第一端965-1接收第二系統(tǒng)高電壓vgh_2，第二十一晶體管965的控制端965-3電連接第二十晶體管964的第一端964-1，第二十一晶體管965的第二端965-2產(chǎn)生共同電壓信號vcom(n)。第二電容c2_com，具有第一端c2_com-1以及第二端c2_com-2，第二電容c2_com的第一端c2_com-1電連接第二十一晶體管965的控制端965-3，第二電容c2_com的第二端c2_com-2電連接第二十一晶體管965的第二端c2_com-2。

圖10為根據(jù)本發(fā)明一實施例繪示的顯示模態(tài)的時序圖，圖11是根據(jù)本發(fā)明一實施例繪示的補償模態(tài)的時序圖。請參照圖11，第二控制信號g2具有第一掃描脈沖信號vp1以及第二掃描脈沖信號vp2，第二掃描脈沖信號vp2的致能期間和第一掃描脈沖信號vp1的致能期間互不重迭，第二掃描脈沖信號vp2的致能期間早于第一掃描脈沖信號vp1的致能期間。第二控制信號g2對應(yīng)的第一級移位暫存器單元接收第三起始信號st1_1和第一起始信號st0，分別輸出第一掃描脈沖信號vp1以及第二掃描脈沖信號vp2。第二控制信號g2對應(yīng)的第n級移位暫存器單元接收第(n-1)級的第二控制信號g2的第一掃描脈沖信號vp1’(圖未示)以及第二起始信號st0產(chǎn)生第n級掃描信號的第一掃描脈沖信號vp1”(圖未示)以及第二掃描脈沖信號vp2。換言之，第二控制信號g2對應(yīng)的每一移位暫存器單元同時接收第二起始信號st0產(chǎn)生第二掃描脈沖信號vp2，第二控制信號g2對應(yīng)的每一移位暫存器單元接收前一級的第一掃描脈沖信號vp1作為起始信號產(chǎn)生當(dāng)級的第一掃描脈沖信號vp1，且每一移位暫存器單元輸出的第一掃描脈沖信號vp1的致能時間互不重迭。此外，第二掃描脈沖信號vp2的致能時間寬度系由第二起始信號st0的致能時間寬度調(diào)整，本發(fā)明設(shè)計上第二掃描脈沖信號vp2的致能時間寬度約為150μs，因此第二起始信號st0的致能時間寬度亦約為150μs，然本發(fā)明不在此限。第一低頻時脈信號lc1和第二低頻時脈信號lc2是以一個圖框(frame)的時間極性反轉(zhuǎn)，第三低頻時脈信號lc3和第四低頻時脈信號lc4是以兩個圖框(frame)的時間極性反轉(zhuǎn)。第一高頻時脈信號hc1～第八高頻時脈信號hc8可以實際電路需求調(diào)整時脈寬度。

圖12是根據(jù)本發(fā)明一實施例繪示的一種起始信號的時序圖，具體而言，為顯示模式狀態(tài)下的時序圖。第一起始信號st1_1、第二起始信號st0和第四起始信號st1_0與第一級移位暫存器單元的掃描信號g1(1)、g2(1)和g3(1)的對應(yīng)關(guān)系。第三起始信號st1_3、第五起始信號st1_2和第六起始信號st1_4與最后一級移位暫存器單元的掃描信號g1(n)、g2(n)和g3(n)的對應(yīng)關(guān)系。

進一步來說，當(dāng)像素電路為多種切換模態(tài)操作時，控制信號也具有多脈沖波形致能，在上述的移位暫存器單元的設(shè)計下，僅需要改變第二控制信號g2對應(yīng)的移位暫存器單元即可完成，而不需要配合操作模態(tài)新增移位暫存器單元。因此，把揭示內(nèi)容提供的驅(qū)動電路其實現(xiàn)并不需要太復(fù)雜的設(shè)計以及過多的成本花費，達到同時適用于顯示模態(tài)以及補償模態(tài)，提高穩(wěn)定性，更具有窄化顯示器邊框的優(yōu)勢。

雖然本發(fā)明已以實施方式公開如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與修改，因此本發(fā)明的保護范圍當(dāng)視后附的權(quán)利要求保護范圍所界定者為準。