本發(fā)明屬于顯示技術(shù)領(lǐng)域，具體地講，涉及一種GOA驅(qū)動(dòng)電路及顯示裝置。

背景技術(shù)：

GOA技術(shù)即Gate Driver on Array(陣列基板柵極驅(qū)動(dòng))是直接將柵極驅(qū)動(dòng)電路(Gate Driver IC)制作在陣列基板上。該技術(shù)有利于顯示裝置側(cè)窄邊框的設(shè)計(jì)以及成本的降低，因此得到了廣泛地應(yīng)用和研究。

IGZO薄膜晶體管具有高的遷移率和良好的器件穩(wěn)定性。GOA技術(shù)和IGZO薄膜晶體管的優(yōu)點(diǎn)，可減少GOA電路的復(fù)雜程度。由于IGZO薄膜晶體管的高遷移率，采用GOA技術(shù)的陣列基板中IGZO薄膜晶體管的尺寸相對(duì)非晶體硅(a-Si)薄膜晶體管尺寸可以更小，這樣有利于窄邊框顯示裝置的制作。器件的穩(wěn)定可以減少用來穩(wěn)定薄膜晶體管的性能的電源和薄膜晶體管的數(shù)量，從而可以制作出相對(duì)簡單的電路，并且降低功耗。

在GOA電路的中，數(shù)據(jù)緩沖時(shí)間(Line Buffer)的定義是啟動(dòng)信號(hào)(STV)的上升沿到顯示裝置的數(shù)據(jù)驅(qū)動(dòng)器輸出的數(shù)據(jù)電壓信號(hào)(Date)的第一上升沿的時(shí)間。數(shù)據(jù)緩沖時(shí)間越長，則GOA電路的成本越高，這樣就不利于顯示裝置成本的降低。

技術(shù)實(shí)現(xiàn)要素：

為了解決上述現(xiàn)有技術(shù)存在的問題，本發(fā)明的目的在于提供一種減小數(shù)據(jù)緩沖時(shí)間(Line Buffer)的GOA驅(qū)動(dòng)電路以及具有該GOA驅(qū)動(dòng)電路的顯示裝置。

根據(jù)本發(fā)明的一方面，提供了一種GOA驅(qū)動(dòng)電路，包括級(jí)連的N個(gè)GOA單元，其中N為不小于4的自然數(shù)，第i級(jí)GOA單元包括：第一晶體管、第二晶體管、第三晶體管、第一電容器、第一下拉維持單元，其中1≤i≤a，a為小于或等于N/2的自然數(shù)；

第一晶體管的源極和柵極用于接收啟動(dòng)信號(hào)，第一晶體管的漏極分別連接到第一下拉維持單元和第i級(jí)節(jié)點(diǎn)；第二晶體管的源極用于接收啟動(dòng)信號(hào)，第二晶體管的柵極用于接收第二時(shí)鐘信號(hào)，第二晶體管的漏極連接到第i級(jí)節(jié)點(diǎn)；第三晶體管的源極用于接收第一時(shí)鐘信號(hào)，第三晶體管的柵極連接到第i級(jí)節(jié)點(diǎn)，第三晶體管的漏極分別連接到第一電容器的另一端和第i級(jí)柵極信號(hào)輸出端；第一電容器的一端連接到第i級(jí)節(jié)點(diǎn)，第一電容器的另一端連接到第一下拉維持單元；第一下拉維持單元連接到直流低電壓端；

第j級(jí)GOA單元包括：第四晶體管、第五晶體管、第二電容器、第二下拉維持單元，其中a+1≤j≤N；

第四晶體管的源極連接到第j-a級(jí)柵極信號(hào)輸出端，第四晶體管的柵極用于接收第二時(shí)鐘信號(hào)，第四晶體管的漏極分別連接到第二下拉維持單元和第j級(jí)節(jié)點(diǎn)；第五晶體管的源極用于接收第一時(shí)鐘信號(hào)，第五晶體管的柵極連接到第j級(jí)節(jié)點(diǎn)，第五晶體管的漏極分別連接到第二電容器的另一端和第j級(jí)柵極信號(hào)輸出端；第二電容器的一端連接到第i級(jí)節(jié)點(diǎn)，第二電容器的另一端連接到第二下拉維持單元；第二下拉維持單元連接到直流低電壓端。

進(jìn)一步地，所述第二時(shí)鐘信號(hào)和所述第一時(shí)鐘信號(hào)的波形相反。

進(jìn)一步地，所述a為4。

進(jìn)一步地，所述第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)選自一時(shí)鐘信號(hào)組中的兩個(gè)不同時(shí)鐘信號(hào)；所述時(shí)鐘信號(hào)組包括M個(gè)時(shí)鐘信號(hào)，其中M為正整數(shù)，每一個(gè)時(shí)鐘信號(hào)的周期為8H，每一個(gè)時(shí)鐘信號(hào)的高電平時(shí)間為3.2H，第m+1個(gè)時(shí)鐘信號(hào)的上升沿比對(duì)應(yīng)的第m個(gè)時(shí)鐘信號(hào)的上升沿出現(xiàn)的時(shí)間延遲H，其中m為1至M中的正整數(shù)且m不等于3，第四個(gè)時(shí)鐘信號(hào)的上升沿比第三個(gè)時(shí)鐘信號(hào)的上升沿出現(xiàn)的時(shí)間延遲1.2H。

進(jìn)一步地，所述啟動(dòng)信號(hào)的高電平時(shí)間為4H，第一個(gè)時(shí)鐘信號(hào)的第一個(gè)上升沿比所述啟動(dòng)信號(hào)的上升沿出現(xiàn)的時(shí)間延遲H。

進(jìn)一步地，所述第一級(jí)柵極信號(hào)輸出端輸出的第一級(jí)柵極信號(hào)的高電平時(shí)間為4.2H，且所述數(shù)據(jù)電壓信號(hào)的第一個(gè)上升沿比啟動(dòng)信號(hào)的上升沿出現(xiàn)的時(shí)間延遲3.5H。

進(jìn)一步地，當(dāng)所述啟動(dòng)信號(hào)為高電平時(shí)，第一晶體管導(dǎo)通，啟動(dòng)信號(hào)的高電位傳到第i級(jí)節(jié)點(diǎn)，第i級(jí)節(jié)點(diǎn)為高電位，第三晶體管導(dǎo)通，第一時(shí)鐘信號(hào)為低電平，第i級(jí)柵極信號(hào)輸出端為低電位，之后第一時(shí)鐘信號(hào)由低電平轉(zhuǎn)為高電平，第i級(jí)柵極信號(hào)輸出端為高電位，第i級(jí)節(jié)點(diǎn)受到電容耦合效應(yīng)被抬升到更高電位，之后第二時(shí)鐘信號(hào)為高電平，第一晶體管導(dǎo)通，啟動(dòng)信號(hào)和第一時(shí)鐘信號(hào)為低電平，第i級(jí)柵極信號(hào)輸出端被拉到低電位，啟動(dòng)信號(hào)的低電平信號(hào)通過導(dǎo)通的第一晶體管被傳到第i級(jí)節(jié)點(diǎn)，第i級(jí)節(jié)點(diǎn)被拉到低電位。

進(jìn)一步地，當(dāng)?shù)趈-a級(jí)柵極信號(hào)輸出端為高電位時(shí)，第二時(shí)鐘信號(hào)為高電位，第四晶體管導(dǎo)通，第j-a級(jí)柵極信號(hào)輸出端的高電位傳入到第j級(jí)節(jié)點(diǎn)，第j級(jí)節(jié)點(diǎn)為高電位，同時(shí)第五晶體管導(dǎo)通，第一時(shí)鐘信號(hào)為低電平，第j級(jí)柵極信號(hào)輸出端為低電位，第j-a級(jí)柵極信號(hào)輸出端為低電位，第二時(shí)鐘信號(hào)為低電位，第四晶體管截止，第一時(shí)鐘信號(hào)為高電位，第j級(jí)柵極信號(hào)輸出端為高電位，第j級(jí)節(jié)點(diǎn)受到電容耦合效應(yīng)被抬升到更高電位，之后第一時(shí)鐘信號(hào)為低電位，第j級(jí)柵極信號(hào)輸出端被拉到低電位，第二時(shí)鐘信號(hào)為高電位，第j-a級(jí)柵極信號(hào)輸出端的低電位傳到第j級(jí)節(jié)點(diǎn)，第j級(jí)節(jié)點(diǎn)被拉到低電位。

根據(jù)本發(fā)明的另一方面，還提供了一種具有上述GOA驅(qū)動(dòng)電路的顯示裝置。

本發(fā)明的有益效果：本發(fā)明的GOA驅(qū)動(dòng)電路能夠縮短數(shù)據(jù)緩沖時(shí)間(Line Buffer)，從而有利于GOA驅(qū)動(dòng)電路成本的降低。

附圖說明

通過結(jié)合附圖進(jìn)行的以下描述，本發(fā)明的實(shí)施例的上述和其它方面、特點(diǎn)和優(yōu)點(diǎn)將變得更加清楚，附圖中：

圖1是根據(jù)本發(fā)明的第i(1≤i≤a)級(jí)GOA單元的電路圖；

圖2是根據(jù)本發(fā)明的第j(a+1≤j≤N)級(jí)GOA單元的電路圖；

圖3是根據(jù)本發(fā)明的實(shí)施例的各種信號(hào)的時(shí)序圖；

圖4是根據(jù)本發(fā)明的實(shí)施例的第一級(jí)GOA單元工作的時(shí)序信號(hào)圖；

圖5是根據(jù)本發(fā)明的實(shí)施例的第三十二級(jí)GOA單元工作的時(shí)序信號(hào)圖。

具體實(shí)施方式

以下，將參照附圖來詳細(xì)描述本發(fā)明的實(shí)施例。然而，可以以許多不同的形式來實(shí)施本發(fā)明，并且本發(fā)明不應(yīng)該被解釋為限制于這里闡述的具體實(shí)施例。相反，提供這些實(shí)施例是為了解釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使本領(lǐng)域的其他技術(shù)人員能夠理解本發(fā)明的各種實(shí)施例和適合于特定預(yù)期應(yīng)用的各種修改。

根據(jù)本發(fā)明的實(shí)施例的GOA驅(qū)動(dòng)電路包括級(jí)聯(lián)的N個(gè)GOA單元，即包括第一級(jí)GOA單元至第N級(jí)GOA單元。在本實(shí)施例中，N為不小于4的自然數(shù)(或正整數(shù))，但本發(fā)明并不限制于此。

圖1是根據(jù)本發(fā)明的第i級(jí)GOA單元的電路圖。其中1≤i≤a，a為小于或等于N/2的自然數(shù)。在本實(shí)施例中，a優(yōu)選為4。也就是說，第一級(jí)GOA單元至第四級(jí)GOA單元的電路架構(gòu)可以采用圖1所示的電路架構(gòu)。

參照?qǐng)D1，根據(jù)本發(fā)明的第i級(jí)GOA單元第一晶體管T1、第二晶體管T2、第三晶體管T3、第一電容器C1、第一下拉維持單元10。

具體地，第一晶體管T1的源極和柵極用于接收啟動(dòng)信號(hào)STV，第一晶體管T1的漏極分別連接到第一下拉維持單元10和第i級(jí)節(jié)點(diǎn)Q(i)；第二晶體管T2的源極用于接收啟動(dòng)信號(hào)STV，第二晶體管T2的柵極用于接收第二時(shí)鐘信號(hào)XCK，第二晶體管T2的漏極連接到第i級(jí)節(jié)點(diǎn)Q(i)；第三晶體管T3的源極用于接收第一時(shí)鐘信號(hào)CK，第三晶體管T3的柵極連接到第i級(jí)節(jié)點(diǎn)Q(i)，第三晶體管T3的漏極分別連接到第一電容器C1的另一端和第i級(jí)柵極信號(hào)輸出端G(i)；第一電容器C1的一端連接到第i級(jí)節(jié)點(diǎn)Q(i)，第一電容器C1的另一端連接到第一下拉維持單元10；第一下拉維持單元10連接到直流低電壓端Vss。其中第i級(jí)柵極信號(hào)輸出端G(i)用于輸出第i級(jí)柵極信號(hào)。

圖2是根據(jù)本發(fā)明的第j級(jí)GOA單元的電路圖。其中a+1≤j≤N。也就是說，5≤j≤N，第五級(jí)GOA單元至第N級(jí)GOA單元的電路架構(gòu)可以采用圖2所示的電路架構(gòu)。

參照?qǐng)D2，第j級(jí)GOA單元包括：第四晶體管T4、第五晶體管T5、第二電容器C2、第二下拉維持單元20。

具體地，第四晶體管T4的源極連接到第j-4級(jí)柵極信號(hào)輸出端G(j-4)，第四晶體管T4的柵極用于接收第二時(shí)鐘信號(hào)XCK，第四晶體管T4的漏極分別連接到第二下拉維持單元20和第j級(jí)節(jié)點(diǎn)Q(j)；第五晶體管T5的源極用于接收第一時(shí)鐘信號(hào)CK，第五晶體管T5的柵極連接到第j級(jí)節(jié)點(diǎn)Q(j)，第五晶體管T5的漏極分別連接到第二電容器C2的另一端和第j級(jí)柵極信號(hào)輸出端G(j)；第二電容器C2的一端連接到第i級(jí)節(jié)點(diǎn)Q(i)，第二電容器C2的另一端連接到第二下拉維持單元20；第二下拉維持單元20連接到直流低電壓端Vss。其中第j級(jí)柵極信號(hào)輸出端G(j)用于輸出第j級(jí)柵極信號(hào)。

在圖1和圖2中，直流低電壓端Vss用于提供一直流低電壓。

在本實(shí)施例中，第二時(shí)鐘信號(hào)XCK和第一時(shí)鐘信號(hào)CK的波形相反。進(jìn)一步地，第二時(shí)鐘信號(hào)XCK和第一時(shí)鐘信號(hào)CK選自一時(shí)鐘信號(hào)組中的兩個(gè)不同的時(shí)鐘信號(hào)。

圖3是根據(jù)本發(fā)明的實(shí)施例的各種信號(hào)的時(shí)序圖。

參照?qǐng)D3，所述時(shí)鐘信號(hào)組包括M個(gè)時(shí)鐘信號(hào)，其中M為正整數(shù)。這里M優(yōu)選為8，但本發(fā)明并不限制于此。也就是說，所述時(shí)鐘信號(hào)組包括：第一個(gè)時(shí)鐘信號(hào)CK1、第二個(gè)時(shí)鐘信號(hào)CK2、第三個(gè)時(shí)鐘信號(hào)CK3、第四個(gè)時(shí)鐘信號(hào)CK4、第五個(gè)時(shí)鐘信號(hào)CK5、第六個(gè)時(shí)鐘信號(hào)CK6、第七個(gè)時(shí)鐘信號(hào)CK7、第八個(gè)時(shí)鐘信號(hào)CK8。每一個(gè)時(shí)鐘信號(hào)的周期為8H，且每一個(gè)時(shí)鐘信號(hào)的高電平持續(xù)時(shí)間為3.2H，但本發(fā)明并不限制于此。

此外，第m+1個(gè)時(shí)鐘信號(hào)的上升沿比對(duì)應(yīng)的第m個(gè)時(shí)鐘信號(hào)的上升沿出現(xiàn)的時(shí)間延遲H，其中m為1至M中的正整數(shù)且m不等于3，而第四個(gè)時(shí)鐘信號(hào)CK4的上升沿比第三個(gè)時(shí)鐘信號(hào)CK3的上升沿出現(xiàn)的時(shí)間延遲1.2H。

啟動(dòng)信號(hào)STV的高電平時(shí)間為4H，第一個(gè)時(shí)鐘信號(hào)CK1的第一個(gè)上升沿比啟動(dòng)信號(hào)STV的上升沿出現(xiàn)的時(shí)間延遲H。

以下對(duì)第一級(jí)GOA單元的工作過程進(jìn)行說明，其他級(jí)(第二級(jí)、第三級(jí)和第四級(jí))GOA單元可以參照?qǐng)?zhí)行工作。圖4是根據(jù)本發(fā)明的實(shí)施例的第一級(jí)GOA單元工作的時(shí)序信號(hào)圖。

參照?qǐng)D1、圖3和圖4，針對(duì)第一級(jí)GOA單元的工作，i＝1。此時(shí)，第一晶體管T1的源極和柵極均接收啟動(dòng)信號(hào)STV，第一時(shí)鐘信號(hào)CK為第一個(gè)時(shí)鐘信號(hào)CK1，第二時(shí)鐘信號(hào)XCK為第五個(gè)時(shí)鐘信號(hào)CK5。

當(dāng)啟動(dòng)信號(hào)STV為高電平時(shí)，第一晶體管T1導(dǎo)通，啟動(dòng)信號(hào)STV的高電平傳到第一級(jí)節(jié)點(diǎn)Q(1)，第一級(jí)節(jié)點(diǎn)Q(1)為高電位。同時(shí)第三晶體管T3導(dǎo)通，此時(shí)第一時(shí)鐘信號(hào)CK為低電平，第一級(jí)柵極信號(hào)輸出端G(1)為低電位。之后，第一時(shí)鐘信號(hào)CK由低電平轉(zhuǎn)為高電平，第一級(jí)柵極信號(hào)輸出端G(1)為高電位，第一級(jí)節(jié)點(diǎn)Q(1)受到電容耦合效應(yīng)，被抬升到更高的電位。之后，第二時(shí)鐘信號(hào)XCK為高電平，第一晶體管T1導(dǎo)通，此時(shí)啟動(dòng)信號(hào)STV和第一時(shí)鐘信號(hào)CK為低電平，第一級(jí)柵極信號(hào)輸出端G(1)被拉到低電位，然后啟動(dòng)信號(hào)STV的低電平信號(hào)通過導(dǎo)通的第一晶體管T1被傳到第一級(jí)節(jié)點(diǎn)Q(1)，第一級(jí)節(jié)點(diǎn)Q(1)被拉到低電位。從圖3中可以看出，數(shù)據(jù)電壓信號(hào)date的第一個(gè)上升沿比啟動(dòng)信號(hào)STV的上升沿出現(xiàn)的時(shí)間延遲3.5H，即數(shù)據(jù)緩沖時(shí)間(Line Buffer)僅有3.5，被大大地縮短，有利于成本的降低。

以下對(duì)第三十二級(jí)GOA單元的工作過程進(jìn)行說明，其他級(jí)(第五級(jí)、……、第三十一級(jí)、第三十三級(jí)、……、第N級(jí))GOA單元可以參照?qǐng)?zhí)行工作。圖5是根據(jù)本發(fā)明的實(shí)施例的第三十二級(jí)GOA單元工作的時(shí)序信號(hào)圖。

參照?qǐng)D3和圖5，針對(duì)第三十二級(jí)GOA單元的工作，j＝32。此時(shí)，第四晶體管T4的源極連接到第二十八級(jí)柵極信號(hào)輸出端G(28)，第一時(shí)鐘信號(hào)CK為第八個(gè)時(shí)鐘信號(hào)CK8，第二時(shí)鐘信號(hào)XCK為第四個(gè)時(shí)鐘信號(hào)CK4。

當(dāng)?shù)诙思?jí)柵極信號(hào)輸出端G(28)為高電位時(shí)，第二時(shí)鐘信號(hào)XCK為高電位，第四晶體管T4導(dǎo)通，第二十八級(jí)柵極信號(hào)輸出端G(28)的高電位傳入到第三十二級(jí)節(jié)點(diǎn)Q(32)，第三十二級(jí)節(jié)點(diǎn)Q(32)為高電位。同時(shí)第五晶體管T5導(dǎo)通，此時(shí)，第一時(shí)鐘信號(hào)CK是低電平，所以第三十二級(jí)柵極信號(hào)輸出端G(32)為低電位。然后第二十八級(jí)柵極信號(hào)輸出端G(28)為低電位，第二時(shí)鐘信號(hào)XCK為低電位，第四晶體管T4截止，此時(shí)，第一時(shí)鐘信號(hào)CK為高電位，第三十二級(jí)柵極信號(hào)輸出端G(32)為高電位，第三十二級(jí)節(jié)點(diǎn)Q(32)受到電容耦合效應(yīng)被抬升到更高的電位。然后第一時(shí)鐘信號(hào)CK為低電位，第三十二級(jí)柵極信號(hào)輸出端G(32)被拉到低電位，第二時(shí)鐘信號(hào)XCK為高電位，第二十八級(jí)柵極信號(hào)輸出端G(28)的低電位傳到第三十二級(jí)節(jié)點(diǎn)Q(32)，第三十二級(jí)節(jié)點(diǎn)Q(32)被拉到低電位。

需要說明的是，在本實(shí)施例中，第一下拉維持單元10和所述第二下拉維持單元20均由鏡像連接的第一下拉維持電路(未示出)和第二下拉維持電路(未示出)構(gòu)成，所述第一下拉維持電路和所述第二下拉維持電路交替工作，以將第i級(jí)節(jié)點(diǎn)Q(i)、第j級(jí)節(jié)點(diǎn)Q(j)、第i級(jí)柵極信號(hào)輸出端G(i)以及第j級(jí)柵極信號(hào)輸出端G(j)保持在負(fù)電位。

綜上所述，根據(jù)本發(fā)明的實(shí)施例的GOA驅(qū)動(dòng)電路，能夠縮短數(shù)據(jù)緩沖時(shí)間(Line Buffer)，從而有利于GOA驅(qū)動(dòng)電路成本的降低。

雖然已經(jīng)參照特定實(shí)施例示出并描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解：在不脫離由權(quán)利要求及其等同物限定的本發(fā)明的精神和范圍的情況下，可在此進(jìn)行形式和細(xì)節(jié)上的各種變化。