本發(fā)明涉及半導體器件、顯示器件、和電子器件。
背景技術：
：：移位寄存器電路是按照單級每一次施加一個脈沖移動其內容的方式運行的電路。利用這個性能，移位寄存器用于串行信號和并行信號相互轉換的電路。將串行信號向并行信號轉換，或者將并行信號向串行信號轉換的上述電路主要用于具有彼此連接的電路的網絡。用于在網絡中彼此連接電路和發(fā)射信號的傳播路徑的數目通常較待傳送的數據的數量小。在此情況下，并行信號在發(fā)射機電路中變?yōu)榇行盘?，并順序地發(fā)送給傳輸路徑，已經順序地發(fā)送的串行信號在接收機電路中變?yōu)椴⑿行盘?。因而，可以使用少量傳播路徑交換信號。顯示器件通過根據從外部輸入的圖像信號控制每一個像素的亮度來顯示圖象。這里，因為難以使用等于像素數目的大量的來自外部的圖像信號的傳播路徑，所以圖像信號必須經過串并行轉換。因此，移位寄存器用于向顯示器件發(fā)射圖像信號的電路和用于驅動接收圖像信號的顯示器件的電路。結合n溝道晶體管和P溝道晶體管的CMOS電路通常用于上述移位寄存器電路。然而，為了在相同的襯底上方形成結合n溝道晶體管和P溝道晶體管的CMOS電路，必須在相同的襯底上方形成具有彼此相反導電類型的晶體管，所以制造過程不可避免地變得復雜。因此，導致成本增加或者半導體器件的產量減少。因此，已經設計全部具有相同極性的晶體管的電路(也稱為單極電路)。單極電路能夠省略制造過程中的一些步驟，例如添加雜質元素的步驟。從而，抑制成本增加和產量減少。例如，考慮形成其中全部的晶體管具有n溝道極性的邏輯電路的情形。這種電路具有當根據n溝道晶體管的閾值輸出具有高電位電源的電勢時，輸出信號的電壓與輸入信號的電壓相比衰減的問題。因此，廣泛地使用被稱為自舉電路的電路以便輸出信號的電壓不衰減。當在連接高電位電源的晶體管接通以便電流開始流過溝道之后與輸出端子電容耦合的晶體管的柵電極為浮置態(tài)時，實現自舉電路。因而，輸出端子的電位上升并且晶體管的柵電極的電位也相應地上升，以便最后超過高電位電源的電勢加上晶體管的閾電壓。從而，可以使輸出端的電勢幾乎等于高電位電源的電勢。使用上述的自舉電路，可以實現其中甚至在使用單極晶體管情況下輸出電位不衰減的半導體器件。另外，使用自舉電路(例如，參考文獻1：日本公開專利申請No.2002-215118和參考文獻2：SID2005,p.1050,"AnImprovedDynamicRatioLessShiftRegisterCircuitSuitableforLTPS-TFTLCDPanels")形成移位寄存器電路。技術實現要素：圖37A和37B顯示參考文獻2中的傳統(tǒng)的實例(注意已經變化的參考碼等等)。在圖37A和37B顯示的移位寄存器電路中，當輸入信號輸入到Vin時，端子P1的電位上升并且連接到信號線V1的晶體管導通。然后，晶體管自舉響應信號線V1的電位的上升，所以信號線V1的電位被送到下一級，沒有降低信號線V1的電勢。圖37A顯示移位寄存器電路的第一個四級的電路圖，以便幫助了解電路排布，圖37B顯示由虛線圍繞的圖37A的一部分。圖37B顯示用于形成圖37A顯示的電路的最小單元，圖37B的一個電路對應于圖37A的電路的一個輸出端子(OUT1至OUT4)。在說明書中，電路的結構單位，例如相對于圖37A的圖37B顯示的，被稱為單級電路。這里，用于控制端子P1和電源線Vss之間連接的接通/截止的晶體管響應下一級的輸出而導通。然而，因為晶體管導通的時間限于周期，在該周期中下一級的輸出具有較高的電位(H電平)，所以當較低的電位(L電平)輸出到端子OUT1(也稱為非選擇期間)時在大部分周期中端子P1和端子OUT1處于浮置。這些也施加于下一級中的端子Px和端子OUTx。因此，存在由于由時鐘信號1和時鐘信號2生成的噪音或者由來自電路外部的電磁波引起的噪音引起故障的問題。為了克服這些問題，在參考文獻2中，使用圖38A和38B顯示的結構。注意圖38A是第一六級移位寄存器電路的電路圖。為了幫助理解電路結構，圖38B顯示由圖38A中的虛線圍繞的圖38A的單級電路。在圖38A和38B所示的結構中，在隨后級中將端子P1和端子Px復位為L電平的晶體管導通的周期占去大部分非選擇期間。具有該結構，在非選擇周期中，可以將在隨后級中端子P1和端子Px的電位的變化抑制在某種程度上。然而，在圖38A和38B顯示的結構中，在非選擇周期，在下一級中端子OUT1和端子OUTx為浮置。因此，存在由于由時鐘信號1和時鐘信號2生成的噪音或者由來自電路外部的電磁波引起的噪音引起端子OUT故障的問題。另外，因為電容元件提供在連接在每一級中用于復位端子Px的晶體管的柵電極的電極和在圖38A和38B顯示的結構中的輸入端子Vin之間，用于驅動輸入端子Vin的負載較重。因此，還存在信號的波形失真和大功率損耗的問題。因為在大部分非選擇周期中用于在每一級中復位端子Px的晶體管導通，因此存在電壓沉重地偏置在柵電極上和特性容易改變的問題。鑒于上述問題，本發(fā)明的目的是提供具有噪音引起的故障低、低功耗、和特性變化小并穩(wěn)定地運行的半導體器件；包含該半導體器件的顯示器件；和包含該顯示器件的電子器件。在本發(fā)明中，術語“顯示面板”包含使用液晶元件構造的液晶顯示器面板，和具有以場致發(fā)光(EL)元件代表的發(fā)光元件的顯示面板。另外，該顯示器件包含具有顯示面板和用于驅動該顯示板的外圍電路的顯示器件。根據本發(fā)明的模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、和第四端子；用于向輸出端子發(fā)送第一端子的電位的第一晶體管；根據輸入端子的電位導通第一晶體管的整流元件；通過根據第四端子的電位在輸出端子和第二端子之間導電來固定輸出端子的電位的第二晶體管；和通過根據第四端子的電位在第三端子和第二端子之間導電來固定第三端子的電位的第三晶體管。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、和第五端子；用于向輸出端子發(fā)送第一端子的電位的第一晶體管；根據輸入端子的電位導通第一晶體管的整流元件；通過根據第五端子的電位在輸出端子和第二端子之間導電來固定輸出端子的電位的第二晶體管；和通過根據第四端子的電位在第三端子和第二端子之間導電來固定第三端子的電位的第三晶體管；和用于倒置第三端子的電位和向第五端子輸出電位的電路。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、第五端子、和第六端子；用于向輸出端子發(fā)送第一端子的電位的第一晶體管；根據輸入端子的電位導通第一晶體管的第一整流元件；通過根據第四端子的電位在輸出端子和第二端子之間導電來固定輸出端子的電位的第二晶體管；和通過根據第四端子的電位在第三端子和第二端子之間導電來固定第三端子的電位的第三晶體管；用于根據輸出端子的電位提高第五端子的電位的第二整流元件；通過在第二端子和第三端子之間導電來連接第六端子的低電位的第四晶體管。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、第五端子、第六端子、和第七端子；用于向輸出端子發(fā)送第一端子的電位的第一晶體管；根據輸入端子的電位導通第一晶體管的第一整流元件；通過根據第七端子的電位在輸出端子和第二端子之間導電來固定輸出端子的電位的第二晶體管；和通過根據第四端子的電位在第三端子和第二端子之間導電來固定第三端子的電位的第三晶體管；用于根據輸出端子的電位提高第五端子的電位的第二整流元件；通過在第二端子和第三端子之間導電來連接第六端子的低電位的第四晶體管；和用于倒置第三端子的電位和向第七端子輸出電位的電路。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、整流元件、第一晶體管、第二晶體管、和第三晶體管。整流元件的一個電極電連接到輸入端子，整流元件的另外一個電極電連接到第三端子；第一晶體管的柵電極電連接到第三端子，第一晶體管的源電極和漏電極的一個電連接到第一端子，第一晶體管的源電極和漏電極的另外一個電連接到輸出端子，第二晶體管的柵電極電連接到第四端子，第二晶體管的源電極和漏電極的一個電連接到第二端子，第二晶體管的源電極和漏電極的另外一個電連接到輸出端子；第三晶體管的柵電極電連接到第四端子，第三晶體管的源電極和漏電極的一個電連接到第二端子，第三晶體管的源電極和漏電極的另外一個電連接到第三端子。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、第五端子、整流元件、第一晶體管、第二晶體管、第三晶體管、和電勢倒置電路。整流元件的一個電極電連接到輸入端子，整流元件的另外一個電極電連接到第三端子；第一晶體管的柵電極電連接到第三端子，第一晶體管的源電極和漏電極的一個電連接到第一端子，第一晶體管的源電極和漏電極的另外一個電連接到輸出端子；第二晶體管的柵電極電連接到第五端子，第二晶體管的源電極和漏電極的一個電連接到第二端子，第二晶體管的源電極和漏電極的另外一個電連接到輸出端子；第三晶體管的柵電極電連接到第四端子，第三晶體管的源電極和漏電極的一個電連接到第二端子，第三晶體管的源電極和漏電極的另外一個電連接到第三端子；和電位反向電路的一個電極電連接到第三端子，電位反向電路的另外一個電極電連接到第五端子。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、第五端子、第六端子、第一整流元件、第二整流元件、第一晶體管、第二晶體管、第三晶體管、和第四晶體管。第一整流元件的一個電極電連接到輸入端子，第一整流元件的另外一個電極電連接到第三端子；第一晶體管的柵電極電連接到第三端子，第一晶體管的源電極和漏電極的一個電連接到第一端子，第一晶體管的源電極和漏電極的另外一個電連接到輸出端子；第二晶體管的柵電極電連接到第四端子，第二晶體管的源電極和漏電極的一個電連接到第二端子，第二晶體管的源電極和漏電極的另外一個電連接到輸出端子；第三晶體管的柵電極電連接到第四端子，第三晶體管的源電極和漏電極的一個電連接到第二端子，第三晶體管的源電極和漏電極的另外一個電連接到第三端子；第二整流元件的一個電極電連接到輸出端子，第二整流元件的另外一個電極電連接到第五端子；第四晶體管的柵電極電連接到第四端子，第四晶體管的源電極和漏電極的一個電連接到第二端子，第四晶體管的源電極和漏電極的另外一個電連接到第六端子。根據本發(fā)明的另一個模式的半導體器件包含輸入端子、輸出端子、第一端子、第二端子、第三端子、第四端子、第五端子、第六端子、第七端子、第一整流元件、第二整流元件、第一晶體管、第二晶體管、第三晶體管、第四晶體管、和電位反向電路。第一整流元件的一個電極電連接到輸入端子，第一整流元件的另外一個電極電連接到第三端子；第一晶體管的柵電極電連接到第三端子，第一晶體管的源電極和漏電極的一個電連接到第一端子，第一晶體管的源電極和漏電極的另外一個電連接到輸出端子；第二晶體管的柵電極電連接到第七端子，第二晶體管的源電極和漏電極的一個電連接到第二端子，第二晶體管的源電極和漏電極的另外一個電連接到輸出端子；第三晶體管的柵電極電連接到第四端子，第三晶體管的源電極和漏電極的一個電連接到第二端子，第三晶體管的源電極和漏電極的另外一個電連接到第三端子；第二整流元件的一個電極電連接到輸出端子，第二整流元件的另外一個電極電連接到第五端子；第四晶體管的柵電極電連接到第四端子，第四晶體管的源電極和漏電極的一個電連接到第二端子，第四晶體管的源電極和漏電極的另外一個電連接到第六端子；和電位反向電路的一個電極電連接到第三端子，電位反向電路的另外一個電極電連接到第七端子。具有如上所述本發(fā)明的結構，可以提供具有噪音引起的故障很小的穩(wěn)定地運行的移位寄存器電路。另外，在根據本發(fā)明的半導體器件中，整流元件可以是二極管接法晶體管。在這種情況下，可以減少制造在襯底上的元件的種類的數目；因而，簡化制造過程。另外，根據本發(fā)明的半導體器件具有能夠導通第三晶體管和第二晶體管的信號線。在這種情況下，可以提供其運行可以停止在任意的時刻并可以初始化的移位寄存器電路。另外，根據本發(fā)明的半導體器件具有能夠反向偏置第三晶體管和第二晶體管的信號線。在這種情況下，提供具有特性變化較少的穩(wěn)定地運行的移位寄存器電路。另外，在根據本發(fā)明的半導體器件中，輸入到第一時鐘信號線和第二時鐘信號線的信號每一個具有小于50％的占空比，更優(yōu)選其中輸入到他們中之一的信號處于低電平的周期的中間和其中輸入到他們的另外一個的信號處于高電平的周期的中間之間的差異可以在時鐘信號的時間段的10％的范圍內。因而，可以提供在從相應的輸出端子輸出的輸出信號之間的間隔、和高度改進的移位寄存器電路。另外，在根據本發(fā)明的半導體器件中，優(yōu)選第三晶體管中的柵電極的面積和第二晶體管中的柵電極的面積的平均數大于第一晶體管中的柵電極。具有這種結構，可以穩(wěn)定地固定輸出端子的電位，從而提供具有噪音引起的故障很少的移位寄存器電路。另外，在根據本發(fā)明的半導體器件中，電源線、第一時鐘信號線、和第二時鐘信號線可以相對于第一晶體管、第三晶體管、和第二晶體管布置在輸出端子的對邊上。具有這種結構，可以穩(wěn)定地固定輸出端子的電位，從而提供具有噪音引起的故障較少的移位寄存器電路。另外，本發(fā)明的半導體器件包括第一布線層、第二布線層、第三布線層、絕緣膜、和層間絕緣膜。絕緣膜形成在第一布線層和第二布線層之間。層間絕緣膜形成在第二布線層和第三布線層之間。層間絕緣膜比絕緣膜厚。電連接到第一電極的電極至少由第二布線層形成。電連接到輸出端子的電極至少由第一布線層和第三布線層形成。在電連接到輸出端子的電極和電連接到第一端子的電極交叉的區(qū)域中，電連接到輸出端子的電極可以由第三布線層形成。具有這種結構，可以穩(wěn)定地固定輸出端子的電位，從而提供具有噪音引起的故障較少的移位寄存器電路。另外，在根據本發(fā)明的半導體器件中，移位寄存器電路形成在提供有像素區(qū)域的襯底上方。具有該結構，可以降低顯示板的生產成本。另外，在根據本發(fā)明的半導體器件的另一個模式中，移位寄存器電路作為IC提供在提供有像素區(qū)域的襯底上方，并通過COG(玻璃上芯片)連接到該襯底上的布線。因而，可以提供具有特性變化小的低電耗顯示板。另外，在根據本發(fā)明的半導體器件的另一個模式中，移位寄存器電路作為IC提供在連接提供有像素區(qū)域的襯底的連接布線襯底上方，并通過TAB(帶載自動連接)連接到連接布線襯底上的布線。因而，可以提供具有高可靠性和特性變化小的低電耗顯示板。根據本發(fā)明的另一個模式的半導體器件包含第一電極、第二電極、第三電極、晶體管、和整流元件。晶體管的柵電極電連接到第二電極，晶體管的源電極和漏電極的一個電連接到第一電極，晶體管的源電極和漏電極的另外一個電連接到第三電極；整流元件的一個電極電連接到第三電極，整流元件的另外一個電極電連接到第二電極。因而，提供具有特性變化小的穩(wěn)定地運行的顯示板。根據本發(fā)明的另一個模式的半導體器件包含第一電極、第二電極、第三電極、第四電極、第一晶體管、和第二晶體管。第一晶體管的柵電極連接到到第二電極，第一晶體管的源電極和漏電極的一個連接到到第一電極，第一晶體管的源電極和漏電極的另外一個連接到到第三電極；第二晶體管的柵電極電連接到第四電極，第二晶體管的源電極和漏電極的一個電連接到第二電極，第二晶體管的源電極和漏電極的另外一個電連接到第三電極。因而，提供具有特性變化小的穩(wěn)定地運行的顯示板。另外，根據本發(fā)明的模式的顯示器件包含上述半導體器件、外部驅動電路、和連接布線襯底；顯示板和外部驅動電路用一個連接布線襯底彼此連接。因而，可以提供具有較少連接點的高可靠的顯示器件。另外，根據本發(fā)明的另一個模式的顯示器件包含上述半導體器件、外部驅動電路、和多個連接布線襯底；顯示板和外部驅動電路用兩個或者多個連接布線襯底和多個單獨的驅動器(數據線驅動器和掃描線驅動器)彼此連接。因而，因為驅動器不需要優(yōu)良的性能，甚至可以提供具有高可靠性的大的顯示面板。另外，根據本發(fā)明的電子器件使用該顯示器件作為顯示部分。注意說明書中的開關可以是電子開關或者機械開關。只要可以控制電流的流動，就可以使用任何類型的開關?？梢允褂镁w管、二極管(PN二極管、PIN二極管、肖特基二極管、二極管接法晶體管等)、或者其中結合上述二極管的邏輯電路。因此，當晶體管用作開關時，晶體管僅僅作為開關；因此，對晶體管的極性(導電類型)沒有具體限制。然而，當希望低截止電流時，優(yōu)選使用具有較少截止電流的極性晶體管。作為具有較少截止電流的晶體管，可以使用具有LDD區(qū)的晶體管、具有多柵極結構的晶體管等。另外，當作為開關的晶體管的源極端子的電位接近低電勢電源(Vss,GND或者0V)時，優(yōu)選使用n溝道晶體管，反之當晶體管在源極端子的電位接近較高電勢電源(Vdd等)的電勢的情況中運行時，優(yōu)選使用P溝道晶體管。這有助于晶體管容易地作為開關，因為可以提高晶體管的柵極-源極電壓的絕對值。注意還可以通過使用n溝道和P溝道晶體管來應用CMOS開關。不限制該顯示元件，例如，可以使用其中通過電磁力改變對比度的顯示媒介，例如EL元件(有機EL元件、無機EL元件、或者包含有機材料和無機材料的EL元件)、電子發(fā)射元件、液晶元件、電子墨水、光柵光閥(GLV)、等離子體顯示器(PDP)、數字微鏡器件(DMD)、壓電陶瓷顯示器、碳納米管等。注意作為使用EL元件的顯示器件，可以使用EL顯示器；作為使用電子發(fā)射元件的顯示器件，可以使用場致發(fā)射顯示器(FED)、SED平板顯示器(表面-導電-發(fā)射顯示器)等；作為使用液晶元件的顯示器件，可以使用液晶顯示器；作為使用電子墨水的顯示器件，使用電子紙。對應用于本發(fā)明的晶體管的種類沒有限制。適用于本發(fā)明的晶體管包含使用由非晶態(tài)硅和多晶硅代表的非單晶半導體薄膜的薄膜晶體管(TFT)、使用半導體襯底或者SOI襯底形成的MOS晶體管、結型晶體管、雙極晶體管、使用有機半導體或者碳納米管的晶體管、和其它種類的晶體管。對其上提供晶體管的襯底的種類沒有限制，晶體管可以提供在單晶襯底、SOI襯底、玻璃襯底等上方。在本發(fā)明中，“連接”指得是“電連接”。因此，在本發(fā)明公開的結構中，除預定連接之外，可以在給定的連接部分之間提供使電連接變?yōu)榭赡艿牧硪粋€元件(例如，另一個元件(例如，晶體管、二極管、電阻器、或者電容器)、開關等)。對晶體管的結構沒有特別地限制。例如，可以使用其中柵電極的數目是兩個或更多的多柵極結構、其中柵電極配置在溝道之上和之下的結構、其中柵電極配置在溝道之上的結構、其中柵電極配置在溝道下面的結構、交錯結構、或者倒置交錯結構。另外，溝道區(qū)可以被分成多個區(qū)域，這些區(qū)域可以并聯或者串聯；源極電極或者漏極電極可以與溝道重疊(或者溝道的一部分)；或者可以提供LDD區(qū)域。注意在說明書中，半導體器件對應于包含具有半導體元件(例如晶體管或者二極管)的電路的器件。另外，半導體器件可以是通?？梢岳冒雽w特性運行的器件。另外，術語“顯示器件”不僅包含其中在襯底上方形成包含顯示元件例如液晶元件或者EL元件的多個像素和用于驅動像素的外圍驅動器的顯示板的主體、而且包含提供有柔性印制電路(FPC)或者印刷線路板(PWB)的顯示板。發(fā)光器件具體涉及使用自發(fā)光顯示元件例如用于EL元件或者FED的元件的顯示器件。另外，在本發(fā)明的晶體管之中，其中柵電極連接到源極電極或者漏極電極的晶體管有時稱為二極管接法晶體管(diode-connectedtransistro)?？梢杂昧硪粋€整流元件例如PN結二極管、PIN二極管、或者發(fā)光二極管替換本發(fā)明的全部的二極管接法晶體管。如上所述，通過利用本發(fā)明，可以提供其中端子OUT在至少一半周期通過第二晶體管連接到電源線的半導體器件，其具有噪音引起的故障較少并穩(wěn)定運行；包含該半導體器件的顯示器件；和包含該顯示器件的電子器件。另外，當使第三晶體管的柵極面積和第二晶體管的柵極面積的平均數大于第一晶體管的柵極面積時，由于不必將電容器元件連接到輸入端子，所以可以最小化輸入端子的負載。因而，可以提供具有小的波形失真和低功耗的半導體器件；包含該半導體器件的顯示器件；和包含該顯示器件的電子器件。當二極管元件或者二極管接法晶體管連接到長周期導通的晶體管的柵電極時，可以將足夠的反向偏置施加于長周期導通的晶體管的柵電極。因而，可以提供穩(wěn)定地運行并具有特性變化較少的半導體器件、包含該半導體器件的顯示器件、和包含該顯示器件的電子器件。附圖說明圖1A至1C說明本發(fā)明的移位寄存器電路和其時序圖。圖2A至2C說明本發(fā)明的移位寄存器電路。圖3A至3C說明本發(fā)明的移位寄存器電路。圖4說明本發(fā)明的移位寄存器電路的時序圖。圖5A至5C說明本發(fā)明的移位寄存器電路。圖6說明本發(fā)明的移位寄存器電路的時序圖。圖7A至7C說明本發(fā)明的移位寄存器電路和其時序圖。圖8A至8C說明本發(fā)明的移位寄存器電路。圖9A至9D說明本發(fā)明的反向偏置電路。圖10A至10H說明本發(fā)明的反向偏置電路。圖11A至11C說明本發(fā)明的移位寄存器電路。圖12說明本發(fā)明的移位寄存器電路的時序圖。圖13A至13C說明本發(fā)明的移位寄存器電路和其時序圖。圖14A至14C說明本發(fā)明的移位寄存器電路。圖15A至15D說明本發(fā)明的反向偏置-復位電路。圖16A至16H說明本發(fā)明的反向偏置-復位電路。圖17是本發(fā)明的移位寄存器電路的頂視圖。圖18是本發(fā)明的移位寄存器電路的剖視圖。圖19是本發(fā)明的移位寄存器電路的頂視圖。圖20是本發(fā)明的移位寄存器電路的頂視圖。圖21是本發(fā)明的移位寄存器電路的頂視圖。圖22A和22B是應用于本發(fā)明的移位寄存器電路的橫剖面圖。圖23是本發(fā)明的移位寄存器電路的頂視圖。圖24A和24B是應用于本發(fā)明的移位寄存器電路的橫剖面圖。圖25是本發(fā)明的移位寄存器電路的頂視圖。圖26是本發(fā)明的移位寄存器電路的頂視圖。圖27A和27B是的本發(fā)明的移位寄存器電路的橫剖面圖。圖28是本發(fā)明的移位寄存器電路的頂視圖。圖29A和29B是的本發(fā)明的移位寄存器電路的橫剖面圖。圖30是本發(fā)明的移位寄存器電路的頂視圖。圖31A至31E說明使用本發(fā)明的移位寄存器電路的顯示面板。圖32說明使用本發(fā)明的移位寄存器電路的顯示器件。圖33說明使用本發(fā)明的移位寄存器電路的顯示器件。圖34A至34H說明使用本發(fā)明的移位寄存器電路的電子器件。圖35A至35F說明本發(fā)明的移位寄存器電路的運行。圖36A至36D說明本發(fā)明的移位寄存器電路和其時序圖。圖37A和37B說明常規(guī)移位寄存器。圖38A和38B說明常規(guī)移位寄存器。具體實施方式實施例模式參照制圖描述本發(fā)明的實施例模式。注意本發(fā)明用許多不同的模式表現，本領域的技術人員容易理解在不脫離本發(fā)明的精神和范圍的情況下可以多方面地改變模式和細節(jié)。因此，本發(fā)明不會認為是限于實施例模式的描述。在下文描述的重復本發(fā)明的結構中，相同的參考數字表示在不同附圖中具有相似功能的相同的部分，不會重復上述部分的描述。實施例模式1在該實施例模式中，描述移位寄存器的電路結構，其中輸出端子的電位被固定到非選擇周期，從而降低時鐘信號或者噪音引起的故障的發(fā)生。圖1A至1C顯示本發(fā)明的移位寄存器的電路結構實例。圖1A顯示本發(fā)明的移位寄存器電路的整個電路結構。圖1B顯示顯示本發(fā)明的移位寄存器的單級電路的電路的結構實例。注意在本說明書中，單級電路涉及用于形成電路的最小單元，其對應于電路的輸出端子(L(1)至L(n))，如和圖1A相關的圖1B中所示。圖1C顯示圖1A和1B中顯示的電路中的輸入信號、內電極、和輸出信號的波形。圖1A顯示的電路具有啟動脈沖端子SP、第一時鐘信號線CLK1(也稱為第一布線)、第二時鐘信號線CLK2(也稱為第二布線)、電源線Vss、晶體管18、n個電路14(n是大于或等于二的整數)、和對應于電路10提供的輸出端子L(k)(k是大于或等于一并小于或等于n的整數)。在圖1A至1C中(和說明書中全部的對應圖示)，沒有顯示k是大于或者等于一并小于或等于n的整數的第k級。然而，輸出端子L(k)提供在輸出端子L(1)和輸出端子L(n)之間，端子P(k)提供在端子P(1)和端子P(n)之間。圖1B顯示的電路10具有端子IN、端子OUT、端子G、端子R、端子F、端子B、端子C、晶體管11,12,13,15,16,和17、電容器元件14、和端子P。注意在說明書中，端子是電連接到外部的電路中的電極。這里，晶體管11是具有整流特性的另一個元件，并用作用于輸入的整流元件(也稱為第一整流元件)。另外，晶體管15是具有整流特性的另一個元件，并用作用于復位的整流元件(也稱為第二整流元件)。晶體管12用作傳輸晶體管(也稱為第一晶體管)。晶體管13用作內電壓鉗位晶體管(也稱為第三晶體管)。晶體管17用作內輸出電壓鉗位晶體管(也稱為第二晶體管)。晶體管16用作置位晶體管(也稱為第四晶體管)。注意處于第k級的電路10的端子P也稱為端子P(k)。另外，實施例模式指定電容器元件14；然而，通過形成在晶體管12的柵電極和漏極電極(或者源極電極)之間的寄生電容也可以實現電容器元件14的功能。因此，本發(fā)明不僅包含將電容器元件14形成為獨立的電氣元件的情形，而且包含電容器元件14是與晶體管12有關的寄生電容元件的情形。圖1B顯示的電路10的晶體管11的柵電極連接到端子IN，晶體管11的源極電極和漏極電極中的一個連接到端子IN，晶體管11的源極電極和漏極電極中的另外一個連接到端子P。晶體管12的柵電極連接到端子P，晶體管12的源極電極和漏極電極中的一個連接到端子C，晶體管12的源極電極和漏極電極中的另外一個連接到端子OUT。另外，晶體管13的柵電極連接到端子R，晶體管13的源極電極和漏極電極中的一個連接到端子G，晶體管13的源極電極和漏極電極中的另外一個連接到端子P。另外，電容器元件14的一個電極連接到端子P，電容器元件14的另外一個電極連接到到端子OUT。晶體管15的柵電極連接到端子OUT，晶體管15的源極電極和漏極電極中的一個連接到端子OUT，晶體管15的源極電極和漏極電極中的另外一個連接到端子B。另外，晶體管16的柵電極連接到端子P，晶體管16的源極電極和漏極電極中的一個連接端子G，晶體管16的源極電極和漏極電極中的另外一個連接到端子F。另外，晶體管17的柵電極連接到端子R，晶體管17的源極電極和漏極電極中的一個連接到端子G，晶體管17的源極電極和漏極電極中的另外一個連接到端子OUT。如圖1A所示，處于第一級的電路10的端子IN連接到啟動脈沖端子SP和晶體管18的柵電極。另外，處于第一級的電極SR(1)連接到處于第二級的電路10的端子B，和晶體管18的源極電極和漏極電極中的一個。晶體管18的源極電極和漏極電極中的另外一個連接到電源線Vss。另外，電源線Vss連接到處于電路10的每一級的端子G，甚至，第一時鐘信號線CLK1連接處于電路10的每一個奇數級的端子C，第二時鐘信號線CLK2連接到處于每一個偶數級的端子C。然后，描述處于圖1A顯示的電路的第k級的電路10的連接。連接到處于第k級的電路10的端子R的電極SR(k)連接到處于第(k+l)級的電路10的端子B和處于第(k-l)級的電路10的端子F。另外，連接到處于第k級的電路10的端子OUT的輸出端子L(k)連接到處于第(k+l)級的電路10的端子IN。這里，如圖1A所示，處于第一級或者第n級的電路10的連接可以與處于另一級的電路10的連接不同。例如，處于第n級的電極SR(n)連接到電極SR(n-l)。這里，在實施例模式中，電路10的數量n是奇數；然而,在本發(fā)明中，n可以是偶數。另外，在本實施例模式中，第一時鐘信號線CLK1連接到處于奇數級的電路10的端子C，第二時鐘信號線CLK2連接到處于偶數級的電路10的端子C。做為選擇，在本發(fā)明中，可以倒置CLK1和CLK2的連接，具體地說，第一時鐘信號線CLK1連接到處于偶數級的電路10的端子C，第二時鐘信號線CLK2連接到處于奇數級的電路10的端子C。另外，在本發(fā)明中，時鐘信號線的數目不局限于二，它可以是兩個或更多。在此情況下，優(yōu)選輸入到時鐘信號線的信號種類的數目(相位的數量)與時鐘信號線的數目相同。例如，優(yōu)選在使用三個時鐘信號線的情形下，輸入到電路10的時鐘信號的種類的數目(三個相位)是三個。然后，參照圖1C描述圖1A和1B顯示的電路的運行。圖1C是說明輸入到圖1A和1B顯示的電路的信號、內電極、和輸出信號的波形?？v軸指示信號的電位，輸入信號和輸出信號可以是具有高電平(也稱為H電平或者Vdd電平)或者低電平(也稱為L電平或者Vss電平)的電位的數字信號。橫軸指示時間。在本實施例模式中，給出根據時間T0重復地輸入輸入信號的描述。注意本發(fā)明不局限于此，并包含多樣地改變輸入信號以獲得期望的輸出信號。另外，在本實施例模式中，如將描述輸出信號(掃描)，順序地選擇挑選的(掃描)輸出端子L(1)至OUT(n)的運行。該操作廣泛地應用于，例如，有源矩陣顯示器件、控制用于選擇像素的開關的導通/截止的外圍驅動器。注意，在本實施例模式中，圖1C中輸入到啟動脈沖端子SP的信號、第一時鐘信號線CLK1、和第二時鐘信號線CLK2一起稱為輸入信號。另外，電源線Vss的電位假設為幾乎等于輸入信號的L電平的電位。然而，本發(fā)明中電源線Vss的電位不局限于此。然后，參照圖35A至35F概括地描述圖1A至1C顯示的電路的操作。圖35A至35F說明按時間順序圖1B的電路的操作。圖35A至35F中用虛線指示的晶體管處于截止態(tài)，用實線指示的晶體管處于通電狀態(tài)。另外，圖中的箭頭指示在該點操作中的電流方向。另外，在該點圖中的電極和端子的電位放在<>中。注意，假定較低的電位是電源線Vss的電位，時鐘信號的電位表示為<Vss>，或者表示為較高電位的<Vdd>。首先，參照圖35A，將說明通過前級取消當前級的復位操作的操作。這里，在說明書中，提高端子R的電位以開啟內電壓鉗位晶體管13和輸出電壓鉗位晶體管17的操作稱為復位操作。另一方面，降低端子R的電位以關掉內電壓鉗位晶體管13和輸出電壓鉗位晶體管17的操作稱為置位操作。在復位操作期間，迫使端子P和端子OUT的電勢在<Vss>。因此，為了操作電路10，首先需要置位操作。通過在前級的端子P的電位上升時使用前級的置位晶體管16使本級的端子R的電勢處在<Vss>來實施置位操作。在圖35A中，晶體管11,12,13,15,16,和17全部處于截止態(tài)，被認為是初始化態(tài)。然后，參照圖35B，描述脈沖輸入操作。脈沖輸入到端子IN，然后，端子IN的電位上升。端子IN的電位升到端子P的電位之上為晶體管11的閾值電壓(也稱為Vthll)或者更多，因而，晶體管11導通。因此，端子P的電位也升到比端子IN<Vdd>的電位低Vthll的<Vdd-|Vthll|>。晶體管11和16導通，然后，端子OUT的電勢變得等于端子C的電位<Vss>。另外，端子F的電位變?yōu)?lt;Vss>；因而，下一級的端子R的電位在<Vss>。也就是說，通過置位當前級的晶體管16對下一級進行置位操作。然后，參照圖35C，描述自舉操作。提高端子P的電位的端子IN在任意時序回到電位<Vss>。即使在端子IN的電位回到<Vss>時，晶體管11為二極管連接并處于截止態(tài)。因此，晶體管11不影響端子P的電位。也就是說，晶體管11根據端子IN的電位的提高而提高端子P的電位，但不需要降低它，并用作用于輸入的整流元件。在端子P的電位提高的情形下，輸入時鐘信號并且端子C的電位變?yōu)?lt;Vdd>，電流經傳輸晶體管12從端子C向端子OUT流動，并且端子OUT的電位也上升。此時，由于端子P和端子OUT通過電容器元件14連接，因此端子P的電位也根據端子OUT的電位的提高而提高。端子P的電位上升的值依賴寄生電容元件的電容值，而不是連接端子P的電容器元件14。只要電位在<Vdd+|Vthll|>或者更高，就存在操作的問題，端子OUT的電勢上升到<Vdd>，等于時鐘信號的電勢。因此，在圖中，此時端子P的電位表示為<Vdd+|Vth11|(向上的箭頭)>，指得是<Vdd+|Vthll|>的電位或者更高。然后,參照圖35D，描述通過當前級復位前級的操作。如圖35C所示，當端子OUT的電位增加到<Vdd>時，晶體管15導通，因此端子B的電勢上升。由于當端子B的電位從端子OUT的電位降低了一個晶體管15的閾值電壓(也稱為Vthl5)時晶體管15關閉，端子B的電位停止上升，端子B的電位在<Vdd-|Vthl5|>。于是，由于前級的端子R的電位上升到<Vdd-|Vthl5|>，復位前級，并且前級的端子P和端子OUT的電位固定在<Vss>；因而，脈沖沒有輸入到當前級的端子IN。然后，參照圖35E，描述回到Vss的時鐘信號的操作。當時鐘信號的電位回到<Vss>，并且端子C的電位回到<Vss>時，傳輸晶體管12處于通電狀態(tài)。因此，電流經傳輸晶體管12從端子OUT流向端子C；因而，端子OUT的電位也回到<Vss>。因此，端子P的電位也回到<Vdd-|Vthll|>。另外，由于晶體管15處于截止態(tài)，所以即使當端子OUT的電位回到<Vss>時端子B的電位仍保持在<Vdd-|Vthl5|>。換句話說，晶體管15根據端子OUT的電位提高了端子B的電位，但不需要降低它，并用做用于復位的整流元件。然后,參照圖35F，描述通過下一級復位當前級的操作。當當前級的端子OUT的電位的上升被送到下級的端子時，下級的端子OUT的電位上升，并且下級的晶體管15導通。從而下級的端子B的電位上升，并且當前級的端子R的電位上升到<Vdd-|Vthl5|>。因此，復位當前級。因此，當前級的內電壓鉗位晶體管13和輸出電壓箝位晶體管17導通，并且端子P和端子OUT的每一個固定在<Vss>的電位。因而，通過下級的操作復位當前級，并從而關閉傳輸晶體管12。因此，端子OUT和端子C之間的電連接中斷。當端子R的電位由于連接到端子R的晶體管元件的漏電流而降低，并因此內電壓鉗位晶體管13和輸出電壓箝位晶體管17自然地關閉時，或者當前級的置位晶體管16導通，并因此端子R的電位變成<Vss>，使得內電壓鉗位晶體管13和輸出電壓箝位晶體管17被迫關閉(見圖35A)時，中斷結束。在本說明書中，從圖35F顯示的狀態(tài)到圖35A顯示的狀態(tài)的周期稱為非選擇周期。在非選擇周期中將端子P和端子OUT的電位穩(wěn)固并固定在<Vss>是重要的。換句話說，保持具有連接端子R的柵電極的晶體管的導通狀態(tài)是重要的。注意本發(fā)明的移位寄存器電路中的單級電路包含輸出電壓箝位晶體管，以便當傳輸晶體管處于截止態(tài)時，阻止輸出端子處于浮置態(tài)，從而確定與電源線的電連接。因此，如何實施端子R的復位操作或者置位操作不局限于上述實例。圖36A和36C顯示的配置可以用于單級電路。圖36A顯示的電路310包含端子IN,OUT,R,G,和C、端子P、和晶體管311,312,313,和317。晶體管311的柵電極連接到端子IN，晶體管311的源極電極和漏極電極中的一個連接到端子IN，晶體管311的源極電極和漏極電極中的另外一個連接到端子P。晶體管312的柵電極連接到端子P，晶體管312的源極電極和漏極電極中的一個連接到端子C，晶體管312的源極電極和漏極電極中的另外一個連接到端子OUT。晶體管313的柵電極連接到端子R，晶體管313的源極電極和漏極電極中的一個連接到端子G，晶體管313的源極電極和漏極電極在的另外一個連接到端子P。晶體管317的柵電極連接到端子R，晶體管317的源極電極和漏極電極中的一個連接到端子G，晶體管317的源極電極和漏極電極中的另外一個連接到端子OUT。注意晶體管311可以用作用于輸入的整流元件(第一整流元件)。另外，晶體管312可以用作傳輸晶體管(第一晶體管)。晶體管317可以用作輸出電壓鉗位晶體管(第二晶體管)。晶體管313用作內電壓鉗位晶體管(第三晶體管)。這里，參照圖36B描述圖36A顯示的電路的操作。圖36B是圖36A顯示的每一個端子的電位的改變的時間圖。對時鐘信號輸入到端子C，用于提高端子P的電位的脈沖輸入到端子IN，端子G被固定到L電平，和用于降低端子P的電位的脈沖輸入到端子R的情形進行描述。當端子R的電位是低，并且脈沖隨著處于導通狀態(tài)的內電壓鉗位晶體管和輸出電壓箝位晶體管輸入到端子IN時，端子P的電位通過用于輸入的整流元件上升，所以傳輸晶體管導通。然后,當提高端子C的電位時，傳輸晶體管自舉，并且端子C的電位被送到端子OUT。然后，當端子R的電位上升時，內電壓鉗位晶體管和輸出電壓箝位晶體管導通，所以端子P和端子OUT被固定到L電平。然而，輸入到本發(fā)明的電路310的信號的信號波形不局限于這些。如此，在本發(fā)明的電路310中，輸入到端子C的信號僅僅在其中端子R的電位是低的周期期間被送到端子OUT。另外，在端子R的電位是高的周期中，端子P和端子OUT可以被固定到L電平。圖36C顯示的電路320包含端子IN,OUT,R,G,和C、端子P和Q、和晶體管321,322,323,和327a、反相器327b、和電容器元件324。注意電容器元件324不必要像圖36A一樣地連接。晶體管321的柵電極連接到端子IN，晶體管321的源極電極和漏極電極中的一個連接到端子IN，晶體管321的源極電極和漏極電極中的另外一個連接到端子P。晶體管322的柵電極連接到端子P，晶體管322的源極電極和漏極電極中的一個連接到端子C，晶體管322的源極電極和漏極電極中的另外一個連接到端子OUT。晶體管323的柵電極連接到端子R，晶體管323的源極電極和漏極電極的一個連接到端子G，晶體管323的源極電極和漏極電極的另外一個連接到端子P。電容器元件324的一個電極連接到端子P，電容器元件324的另外一個電極連接到端子OUT。晶體管327a的柵電極連接到端子Q，晶體管327a的源極電極和漏極電極的一個連接到端子G，晶體管327a的源極電極和漏極電極的另外一個連接到端子OUT。反相器327b的輸入電極連接到端子P，反相器327b的輸出電極連接到端子Q。注意晶體管321可以用作用于輸入的整流元件(第一整流元件)。另外，晶體管322可以用作傳輸晶體管(第一晶體管)。更進一步，晶體管327a可以用作輸出電壓鉗位晶體管(第二晶體管)。而且，晶體管323用作內電壓鉗位晶體管(第三晶體管)。這里，參照圖36D說明圖36C顯示的電路的操作。圖36D是圖36C顯示的每一個端子的電位的變化的時間圖。給出對時鐘信號輸入到端子C，用于提高端子P的電位的脈沖輸入到端子IN，端子G被固定到L電平，和用于降低端子P的電位的脈沖輸入到端子R的情形的說明。當端子R的電位是低，并且內電壓箝位晶體管在截止態(tài)時，如果脈沖輸入到端子IN，端子P的電位就通過用于輸入的整流元件被提高，并從而導通傳輸晶體管。此時，由于倒置端子P的電位，所以端子Q轉換為L電平。因此，輸出電壓箝位晶體管處于截止態(tài)。然后，當提高端子C的電位時，傳輸晶體管自舉，并且端子C的電位被送到端子OUT。另外，當端子R的電位提高時，內電壓鉗位晶體管導通。因而，端子P被固定到L電平。因此，當端子Q的電位變成H電平，因而，輸出電壓箝位晶體管導通，并且端子OUT被固定到L電平。如此，在本發(fā)明的電路320中，輸入到端子C的信號僅僅在其中端子R的電位是低的周期期間被送到端子OUT。另外，在端子R的電位是高的周期中，端子P和端子OUT可以被固定到L電平。然而，輸入到本發(fā)明的電路320的信號波形不局限于這些。然后，參照圖1A至1C，描述在時間T0輸入到啟動脈沖端子SP的啟動脈沖。啟動脈沖的脈沖寬度是任意的。假定輸入到第一時鐘信號線CLK1和第二時鐘信號線CLK2的信號的周期是Tc，脈沖寬度優(yōu)選Tc/2或者更大和Tc或者更小。因而，可以充分地提高通過二極管接法晶體管11連接到啟動脈沖端子SP的端子P(1)的電位。另外，當端子P的電位由于電路10的晶體管13的導通狀態(tài)而降低時，可以抑制功耗，因為沒有順序經端子IN、晶體管11、端子P、晶體管13、和端子G的穩(wěn)定電流的路徑。然后，描述輸入到第一時鐘信號線CLK1和第二時鐘信號線CLK2的信號。優(yōu)選在一個時間段中處于H電平的第一時鐘信號和第二時鐘信號的百分比(占空比)小于50％。另外，更優(yōu)選在一個信號處于H電平的周期的中間和另外一個信號處于L電平的周期的中間之間的差異在該時間段的10％的范圍之內。因而，輸出信號與具有單頻率的脈沖信號相似。另外，防止鄰近輸出端子的H電平暫時重疊。這是有利的，由于當在本實施例模式中使用移位寄存器電路作為用于控制用于在有源矩陣顯示器件中選擇像素的開關的導通/截止的外圍驅動器電路時可以防止同時選中多行。給出對當在第一級電路中在時間T0以端子P(1)的初始電勢輸入啟動脈沖時端子P(l)的電勢處于L電平并且端子IN的電勢從L電平變化到H電平的描述。這里，端子R處于L電平，晶體管13處于截止態(tài)。因此，晶體管11導通，并且端子P(l)的電位上升。然后，當端子P(l)的電位上升到啟動脈沖的H電平電勢減去晶體管11的閾值電壓時，晶體管11截止。因而，停止提高端子P(l)的電位。當端子P(l)的電位一旦上升時，即使之后端子IN的電位下降并回到L電平，晶體管11保持截止。因此，端子P(l)的電位沒有降低而是浮置。于是，在提高端子P(l)的電位的的狀態(tài)下，由于端子C的電位是L電平，所以晶體管12導通。因此，L電平輸出到端子OUT。然后，端子C的電位上升，端子OUT的電位也上升。另外，由于端子P(l)浮置，隨著端子OUT的電位通過電容器元件14上升時，端子P(l)的電位也上升。因而，由于晶體管12的自舉操作，端子C的電位的變化被送到端子OUT而沒有衰減。如此，在晶體管13在截止態(tài)并且端子P(l)還浮置在高電位的周期中，端子C的電位的變化按照原樣被送到端子OUT。因此，在時鐘信號沒有按照原樣輸出到輸出端子的情形中，晶體管13通過提高端子R的電位在某一個時間導通；因而，端子P(l)的電位變成L電平。然后，晶體管12截止，從而端子C的電位沒有按照原樣被送到端子OUT。端子OUT通過輸出端子L(l)連接到第二階段的電路10的端子IN。具體地說，處于第一級的電路10的輸出用作啟動脈沖；因而，處于第二級的電路10以第一級的上述電路10的相同方式操作。然后，描述復位操作的時序。執(zhí)行復位操作的時序是任意的；可以在時鐘信號的一個脈沖從端子C發(fā)送到端子OUT的點實施復位操作。具體地說，在第(k+1)級的端子OUT的電位升高的時間實施第k級的復位操作。另外，作為該情形的電路配置，如圖1A和1B所示，優(yōu)選使用其中第(k+l)級的端子OUT和端子B經二極管接法晶體管15連接，并且第(k+l)級的端子B使用電極SR(k)連接到第k級的端子R。當使用該配置時，時鐘信號被送到第k級的電路10的端子OUT，當時鐘信號輸入到第(k+1)級的電路10的端子IN時，具有不同于第k級的電路10的輸出信號的相位的時鐘信號輸出到第(k+l)級的電路10的端子OUT。于是，第(k+l)級的電路10的端子B的電位在與第(k+l)級的電路10的端子OUT的電位上升的相同時間上升。具體地說，第k級的電路10的端子R的電勢在與第(k+l)級的電路10的端子OUT的電位上升的相同時間上升，從而復位第k級電路10。當第(k+l)級的電路10的端子OUT的電位上升時，由于在發(fā)送時鐘信號的脈沖之后第k級的電路10輸出L電平，輸出端子的脈沖是一個。如此，本實施例模式的移位寄存器的輸出端子處于H電平，順序地形成OUT(l)；因此，移位寄存器可以用于外圍驅動器電路，該外圍驅動器電路用于控制用于在有源矩陣顯示器件中選擇像素的開關的導通/截止。注意，本發(fā)明的復位操作的時序不限制于此，可以在任何時間實施復位操作。例如，當在當前級之后兩級的輸出端子的電位上升時，或者當在當前級之后多于三級的輸出端子的電位上升時，可以實施復位操作。此時，由于限定用于復位操作的時序的信號線遠離當前級，所以引導電極SR的距離變長，以便與電極SR有關的寄生電容的值變大。這對保持電極SR的電位有利?？梢酝ㄟ^如圖1A所示連接電極SR(n)和電極SR(n-1)的末級輸出導致末級的復位操作。因而，可以實施端子P(n)和輸出端子L(n)的復位(返回到電源線Vss的電位的操作)。另外，公共定時脈沖可以另外地輸入到用于復位操作的全部級。做為選擇，啟動脈沖可以用作公共定時脈沖。然后，除了其中第k級的輸出端子L(k)經導通狀態(tài)的晶體管12傳導到時鐘信號線的周期之外的周期(其中在圖1C中端子P(k)的電位處于L電平的周期)。在電路10的第(k+l)級中，當端子OUT的電位上升時，由于二極管接法晶體管15處于導通狀態(tài)，端子B的電位上升到H電平減去晶體管15的閾值電壓的電勢。然而，當端子OUT的電位下降時，晶體管15截止；因而，端子B的電位不下降。因而，電極SR(k)的電位由于第(k+l)級的端子OUT的電位上升而上升，但不下降。因此，在第k級的復位操作之后端子R的電位保持在H電平，因此晶體管13和17保持導通。因而，端子P(k)的電位和端子OUT的電位固定在L電平。如果在復位操作之后復位的端子R的電位沒有保持在H電平，晶體管13和17截止；因此，端子P(k)和端子OUT浮置。由于端子P(k)經晶體管12的柵極電容器連接到第一時鐘信號線和第二時鐘信號線中的一個，如果端子P(k)浮置，端子P(k)的電位容易改變。另外，由于端子OUT經電容器元件14電容性地耦合到端子P(k)，如果當端子OUT浮置時改變端子P(k)的電位，端子OUT的電位也改變。另外，甚至通過時鐘信號線的寄生電容改變輸出端子L(k)的電位。輸出端子L(k)的電位的變化引起移位寄存器電路的不穩(wěn)定和故障；因此，為了固定端子P和端子OUT的電位，保持端子R的電位在H電平很重要。注意，端子R的電位保持在H電平用于固定端子P和端子OUT的電位的周期優(yōu)選是啟動脈沖周期的至少一半。注意由于在復位操作之后電極SR和端子R的電位保持在H電平，不需要連接電容元件。內電壓鉗位晶體管13和輸出電壓箝位晶體管17的柵電極的平均面積大于傳輸晶體管12的面積；因而，在復位操作之后，電極SR和端子R的電位可以保持在H電平。另外，從第k級的端子R引導電極SR的長度比第k級的電路10和第(k+l)級的電路10之間的節(jié)距長，以便提高與電極SR有關的寄生電容的值，從而保持電極SR和端子R的電位。自然，可以通過在電極SR和電源線Vss或者啟動脈沖端子SP之間連接電容元件來保持電極SR和端子R的電位。如上所述，在用于移位寄存器電路穩(wěn)定運行的復位操作之后將端子R和電極SR的電位保持在H電平是非常重要的。然而，在操作一次移位寄存器電路之后的情形下，再次輸入啟動脈沖，然后不再次操作第k級的電路10，除非晶體管13和17在截止態(tài)。因此，在處于第k級操作的電路10之前，端子R和電極SR(k)的電位返回到L電平。在說明書中，該操作稱為“置位操作”。執(zhí)行置位操作的時序是任意的。可以在第(k-l)級的端子P(k-l)的電位上升的時序執(zhí)行第k級的置位操作。作為該情形的電路配置，如圖1A和1B，優(yōu)選使用其中柵電極連接到端子P(k-l)、源極電極和漏極電極的一個連接到端子G、和源極電極和漏極電極的另外一個連接到端子F的晶體管16來連接端子F和電極SR(k)。在使用該配置的情況下，由于在脈沖輸入到第k級的端子IN之前，處于第(k-l)級的端子P(k-l)的電位上升，所以第(k-l)級的晶體管16在該時刻導通。因而，端子F的電位變成L電平。因此，第k級的端子R從保持的H電平變化為L電平，因而，晶體管13和17截止。然后，第(k-l)級的輸出被輸入到第k級的端子IN。因而，開始第k級的電路10的操作。這里，處于第(k-l)級的晶體管16的柵電極連接到處于第(k-l)級的端子OUT來代替連接到第(k-l)級的端子F。在這種情況下，當第(k-l)級的輸出被輸入到第k級的端子IN時，執(zhí)行第k級的置位操作。另外，可以在端子P(k-2)和處于第(k-2)級的端子OUT的電位上升的時刻執(zhí)行第k級的置位操作。做為選擇，可以在端子P(k-2)和第(k-2)之前的一級的端子OUT的電位上升的時刻執(zhí)行置位操作。在通過電極SR與其它級連接的情況中，使從處于第k級的端子R開始引導電極SR的長度比處于第k級的電路10和處于第(k+l)級的電路10之間的節(jié)距長；從而，可以使與電極SR有關的寄生電容值變大。因而確保電極SR和端子R的電位被保持是有利的。公共定時脈沖可以另外地輸入到所有級以執(zhí)行置位操作。做為選擇，啟動脈沖可以用作公共定時脈沖。處于第一級的電極SR(1)可以連接到晶體管18的源極和漏極電極的一個來代替連接到處于前級的端子F。因而，當輸入啟動脈沖時執(zhí)行第一級的置位操作。在下面描述在該實施例模式中的移位寄存器的另一個電路配置，其中在非選擇周期期間固定輸出端子的電位，降低由于時鐘信號和噪音引起的故障。圖2A至2C說明根據本發(fā)明的具有不同的電路配置的移位寄存器的實例。圖2A說明本發(fā)明的整體移位寄存器的電路配置。圖2B說明相當于本發(fā)明的單級電路的電路20的配置實例。圖2C說明使用圖2B顯示的電路20的整體移位寄存器的另一個電路配置。圖2A顯示的電路具有啟動脈沖端子SP、第一時鐘信號線CLK1、第二時鐘信號線CLK2、電源線Vss、晶體管28、和n塊電路20(n是大于或等于二的整數)、和對應于電路20提供的輸出端子L(k)(k是從1到n的整數(包括n))。圖2B顯示的電路20具有端子IN,OUT,G,R,F,B,C,和V、晶體管21,22,23,25,26,27a,27b,和27c、電容元件24、和端子P。這里，可以用具有整流特性的另一個元件替換晶體管21，其用作用于輸入的整流元件(第一整流元件)。另外，晶體管25是具有整流特性的另一個元件，其用作用于復位的整流元件(也稱為第二整流元件)。另外，晶體管22用作傳輸晶體管(也稱為第一晶體管)。晶體管23用作內電壓鉗位晶體管(也稱為第三晶體管)。晶體管27a用作輸出電壓鉗位晶體管(也稱為第二晶體管)。更進一步，晶體管26用作置位晶體管(也稱為第四晶體管)。注意處于第k級的電路20的端子P也稱為端子P(k)。另外，實施例模式指定電容器元件24；然而，也可以通過形成在晶體管22的柵電極和漏極電極(或者源極電極)之間的寄生電容實現電容元件24的功能。因此，本發(fā)明不僅包含作為電氣元件形成電容元件24的情形，而且包括電容元件24是與晶體管22有關的寄生電容元件的情形。圖2C顯示的顯示電路具有其中電源線Vdd加到圖2A顯示的電路的配置。圖2B顯示的電路20的晶體管21的柵電極連接到端子IN，晶體管21的源極電極和漏極電極的一個連接到端子IN，晶體管21的源極電極和漏極電極的另外一個連接到端子P。晶體管22的柵電極連接到端子P，晶體管22的源極電極和漏極電極的一個連接到端子C，晶體管22的源極電極和漏極電極的另外一個連接到端子OUT。另外，晶體管23的柵電極連接到端子R，晶體管23的源極電極和漏極電極的一個連接到端子G，晶體管23的源極電極和漏極電極的另外一個連接到端子P。另外，電容元件24的一個電極連接到端子P，電容元件24的另外一個電極連接到到端子OUT。晶體管25的柵電極連接到端子OUT，晶體管25的源極電極和漏極電極的一個連接到端子OUT，晶體管25的源極電極和漏極電極的另外一個連接到端子B。另外,晶體管26的柵電極連接到端子P，晶體管26的源極電極和漏極電極的一個連接到端子G，晶體管26的源極電極和漏極電極的另外一個連接到端子F。另外，晶體管27a的柵電極連接到端子Q，晶體管27a的源極電極和漏極電極的一個連接到端子G，晶體管27a的源極電極和漏極電極的另外一個連接到端子OUT。晶體管27b的柵電極連接到端子P，晶體管27b的源極電極和漏極電極的一個連接到端子G，晶體管27b的源極電極和漏極電極的另外一個連接到端子Q。晶體管27c的柵電極連接到端子V，晶體管27c的源極電極和漏極電極的一個連接到端子V，晶體管27c的源極電極和漏極電極的另外一個連接到端子Q。然后，描述在圖2A顯示的電路中第k級的電路20的連接。圖2A顯示的電路具有與圖1A顯示的電路相同的配置，除端子V外。因而，不會重復相同的描述。端子V可以連接到與圖2A顯示的端子C連接到的時鐘信號線不同的時鐘信號線。盡管未顯示，但端子V可以連接到端子C連接到的時鐘信號線。圖2C顯示其中將用于連接端子V的電源線Vdd加到圖2A顯示的電路的電路。如圖2C所示，連接所有級的端子V和電源線Vdd。施加于電源線Vdd的電勢可以是任何電位，只要電位比L電平高出晶體管27a和27c的閾值電壓和或者更多即可。然后，圖2A,2B,和2C顯示的電路的輸入信號和輸出信號與圖1C的相同。圖2A至2C顯示的電路與圖1A至1C顯示的電路的不同點在于通過晶體管27a,27b,和27c實現用于將端子OUT的電位固定到L電平的圖1B中的晶體管17的功能。具體地說，傳輸晶體管22的柵電極和輸出電壓箝位晶體管27a的柵電極通過用于輸出反相信號的電路彼此連接。在圖2B的電路中，當電路不運行并且通過晶體管23將端子P的電位固定在L電平時，晶體管27b處于截止態(tài)。這里，由于電極Q的電位處于H電平，所以晶體管27a處于導通狀態(tài)。具體地說，當端子P固定在L電平時，端子OUT也固定在L電平，從而降低由于與時鐘信號線的電容耦合引起的輸出端子的故障。在電路20運行的情形中，由于脈沖輸入到端子IN，并且點P的電位上升，所以晶體管27b導通。因而，電極Q的電位接近L電平，從而晶體管27a截止。具體地說，當端子P的電位上升并且端子OUT導電到端子C時，晶體管27a截止。因而，電路20可以實現與圖1A至1C顯示的電路10相似的操作。注意根據本實施例模式，端子OUT固定在低電平的周期較長是本發(fā)明的移位寄存器的優(yōu)點。換句話說，由于端子OUT較長時間地固定在低電平，因此降低由于另一個信號線的操作或者來自外部的噪音引起的端子OUT的故障；因而，操作中的穩(wěn)定性較高。另外，至于本發(fā)明的移位寄存器，輸入到連接端子OUT的晶體管的信號的開關頻率較低；因而，由于信號的饋通幾乎不改變端子OUT的電位，可以實現運行的高穩(wěn)定性。實施例模式2在實施例模式中，描述本發(fā)明的移位寄存器電路的末級的復位運行和全部級的復位運行。在實施例模式1描述的電路配置中，在下一級運行的時刻實施當前級的復位運行。這里，由于在最后級的移位寄存器電路之后再沒有級，因此沒有限定復位運行的定時的脈沖輸入到最后級。因此，通過復位運行，電極SR(n)的電位不會在H電平。因此，時鐘信號不斷地輸出到末級的端子OUT?？紤]到這一點，在實施例模式1中，電極SR(n)連接如圖1A,圖2A,和圖2C所示的電極SR(n-1)。因而，通過用最后級本身的端子OUT的輸出使電極SR(n)在H電平來執(zhí)行復位運行。因此，可以防止時鐘信號線的電位不斷地輸出到最后級的輸出端子L(n)。在這種情況下，末級的輸出的脈沖寬度小于時鐘信號的輸出的脈沖寬度。這里，在其中時鐘信號不斷地輸出到末級的電路配置，并且除前一級的復位運行外不積極地使用末級的輸出的情況下，耗費剩余功率用于對連接到末級的輸出端子的寄生電容元件充電或者放電。本實施例模式描述的配置與實施例模式1顯示的配置不同，其中末級可以作為移位寄存器運行。圖3A,3B,和3C每一個說明其中用于末級的復位運行的晶體管29加到圖1A,圖2A,和圖2C顯示的每一個配置的配置。晶體管29的柵電極連接到啟動脈沖端子SP，晶體管29的源極電極和漏極電極的一個連接到啟動脈沖端子SP，晶體管29的源極電極和漏極電極的另外一個連接到電極SR(n)。另外，如圖3A至3C所示，在晶體管29用于末級的復位操作的情形中，不需要通過末級本身執(zhí)行末級的復位運行，可以在輸入啟動脈沖的時刻執(zhí)行復位運行；因此，不需要連接電極SR(n)和電極SR(n-1)。圖4是用于說明圖3A至3C顯示的電路的操作的時間圖。與圖1C的不同點在于由于在輸入啟動脈沖的時刻(時間T0)執(zhí)行末級的端子P(n)的復位操作，因此末級的輸出端子L(n)也作為移位寄存器電路工作。這里，在圖4的時間圖中，當輸入啟動脈沖的周期是T時，在周期T期間輸入的時鐘信號的脈沖的總數優(yōu)選大于移位寄存器電路的級的數量n。因而，可以在周期T的期間安全地運行末級的復位操作。然后，參照5A至5C和圖6，描述其中加入用于復位操作的信號線的本發(fā)明的移位寄存器電路。圖5A,5B,和5C每一個說明其中用于復位操作的信號線RES和連接信號線RES的晶體管RE(k)(k是從1至n的整數(包括n))加到圖1A,圖2A,和圖2C顯示的每一個配置的配置。晶體管RE(k)的柵電極連接到信號線RES，晶體管RE(k)的源極電極和漏極電極的一個連接到信號線RES，晶體管RE(k)的源極電極和漏極電極的另外一個連接到電極SR(k)。圖5和圖6說明移位寄存器電路，其中晶體管RE(k)另外連接到每一級，從而可以在任意的時刻復位全部級，其可以在運行末級之前返回到起始狀態(tài)。然而，本發(fā)明不局限于此，晶體管RE(k)的數目是任意的。例如，僅僅在末級提供晶體管RE，僅僅在奇數級上或者僅僅在偶數級上提供晶體管RE，或者僅僅在上半級或者僅僅在下半級上提供晶體管RE。在減少晶體管RE的數目上有優(yōu)勢，因此電路規(guī)模變??；從而減少在襯底上電路所占據的百分比。另外，當減少晶體管RE的數目時可以減少驅動信號線RES的負載和減少功率消耗，這是有利的。這里，參照圖6，描述其中增加用于復位操作的信號線的本發(fā)明的移位寄存器電路的操作。圖6是在脈沖輸入到信號線RES以復位全部級的時間Tr的輸入信號、端子P、和輸出端子L的電位變化的時間圖。當在時間T0輸入啟動脈沖時，執(zhí)行與圖1C相同的操作直到脈沖輸入到信號線RES。然而，當在時間Tr脈沖輸入到信號線RES時，全部級的電極SR的電位在H電平；因而，輸出端子L和端子P固定在L電平。這里，用于將電極SR的電位變化為L電平的晶體管16或者26截止，因為端子P的電位變成L電平。因此，不會形成當脈沖輸入到信號線RES時電流經其從信號線RES流到電源線Vss的路徑。因而，至于在圖5A至5C中本發(fā)明的移位寄存器電路，在每一個移位寄存器電路中加入用于復位操作的信號線，可以在任意的時序復位全部級，其可以在運行末級之前返回到起始狀態(tài)。在使用移位寄存器電路作為顯示器件的驅動電路情況下，例如，使用僅僅布置在一部分顯示區(qū)中的像素，通過停止移位寄存器電路的操作不使用將要不使用的區(qū)域的像素是有利的，這導致功耗減少的優(yōu)點。另外，當脈沖輸入到信號線RES時，充電浮置電極SR，以便可以防止由于漏電流引起的電極SR的電位的降低。具體地說，具有其柵電極連接到電極SR的晶體管可以容易地保持在導通狀態(tài)的優(yōu)點。注意本實施例模式可以自由地同另一個實施例模式結合。實施例模式3在柵電極和源極電極之間施加電壓以使晶體管導通。這里，如果電壓連續(xù)地施加于晶體管的柵電極，由于雜質等因素電荷被俘獲在源極電極或者漏極電極和柵電極之間的能級區(qū)域中，俘獲的電荷形成內電場；因而，引起特性隨時間的變化。特別地，引起閾值電壓的漂移變化(閾移)。至于隨時間變化，不僅施加用于導通晶體管的極性電壓而且還施加反極性電壓(也稱為反向偏置)，因而，放電被俘獲的電荷并降低變化度。在溝道層中使用非晶硅的薄膜晶體管中，閾移被顯著地觀察到，其在源極電極或者漏極電極和柵電極之間的區(qū)域中具有缺陷級。因此，本實施例模式的移位寄存器電路顯著地優(yōu)勢在于在溝道層中使用非晶硅的薄膜晶體管。然而，本發(fā)明不局限于此。在本實施例模式中，描述向形成本發(fā)明的移位寄存器電路的晶體管施加反向偏置的操作。首先，圖7A至7C說明其中施加反向偏置以減少特性隨時間變化的功能加到圖1A至1C顯示的電路的移位寄存器電路。圖7A是本發(fā)明的移位寄存器電路的全圖，圖7B說明本發(fā)明的移位寄存器電路的電路30的一級，圖7C是本發(fā)明的移位寄存器電路的輸入信號和輸出信號的時間圖。圖7B顯示其中晶體管39a和39b、端子N、和電極S加到圖1B顯示的電路的電路。另外，晶體管31,32,35,36,和37和電容器元件34分別對應于圖1B中的晶體管11,12,15,16,和17和電容元件14，連接與圖1B相同。另外，圖7B中的晶體管33的柵電極連接到電極S，晶體管33的源極電極和漏極電極的一個連接到端子G，晶體管33的源極電極和漏極電極的另外一個連接到端子P。另外，晶體管37的柵電極連接到電極S，晶體管37的源極電極和漏極電極的一個連接到端子G，晶體管37的源極電極和漏極電極的另外一個連接到端子OUT。晶體管39a的柵電極連接到電極S，晶體管39a的源極電極和漏極電極的一個連接到電極S，晶體管39a的源極電極和漏極電極的另外一個連接到端子N。另外，晶體管39b的柵電極連接到端子N，晶體管39b的源極電極和漏極電極的一個連接到電極S，晶體管39b的源極電極和漏極電極的另外一個連接到端子R。圖7A說明其中在每一級中連接電路30的端子N的信號線RB加到圖1A顯示的電路。另外，晶體管38對應于圖1A中的晶體管18，連接相似。這里，參照圖7C描述圖7A和7B顯示的電路的操作。當脈沖在時間T0輸入到啟動脈沖端子SP時，運行移位寄存器電路，并從輸出端子L(l)順序地輸出輸出信號。另外，將輸出信號輸出到輸出端子L(n)的周期稱為正常運行周期。在正常運行周期期間，H電平的電位輸入到信號線RB。這里，晶體管39b在導通狀態(tài)，晶體管39a在截止態(tài)。具體地說，端子R和電極S處于導電狀態(tài)，端子N和電極S在非導電狀態(tài)；因而，圖7B的連接狀態(tài)與圖1B相似，從而圖7A至7C的移位寄存器電路以圖1A至1C顯示的同樣的方式運行。然后，如圖7C所示，在輸出信號輸出到圖7A顯示的移位寄存器電路的輸出端子L(n)之后，可以在時間Tl和時間T2之間降低信號線RB的電位。該周期稱為反向偏置應用周期。因而，圖7B顯示的晶體管39b截止，晶體管39a導通。也就是說，端子R和電極S之間的電連接喪失，端子N和電極S之間的電連接保持；因而，電極S的電位降低。然后，當電極S的電位超過電極N的電位一個晶體管39a的閾值電壓時，晶體管39a截止，電極S的電位的下降停止。這里，信號線RB的電位可以比電源線Vss的電位低。當信號線RB的低電位低于電源線Vss的電位時，可以在反向偏置應用周期期間進一步降低電極S的電位。因而，與導通狀態(tài)的情形是相反極性的電位可以施加于晶體管33和37的柵電極，因而，有利于減少晶體管的閾移。這里，晶體管39b是具有在正常運行周期期間在端子R和電極S之間提供電連接的功能的晶體管，并在反向偏置應用周期期間中斷端子R和電極S之間的電連接。在不提供晶體管39b和連續(xù)地建立端子R和電極S之間的導電連續(xù)性的情形下，使電路規(guī)模更小，由于減少連接信號線RB的寄生電容值，其導致功耗減少。另外，當如圖7B所示配置晶體管39b時，通過信號線RB降低N的電位，可以防止在降低電極S的電位的同時降低端子R的電位。這里，考慮在反向偏置應用周期期間在端子R和電極S之間建立電連接的情形，端子R的電位也隨電極S的電位的降低而減少。端子R通過電極SR連接到前面電路30的端子F；因此，當端子R的電位降到低于或者等于電源線Vss的電位減去前一級中晶體管36的閾值電壓的電勢時，前一級中的晶體管36導通；因而，恒定電流流經信號線RB和電源線Vss。另外，端子R還經電極SR連接到下一級的電路30；因此，當降低端子R的電位時，下一級的晶體管35和32導通；因而，恒定電流被認為是流經下一級的時鐘信號線、晶體管32、和晶體管35、和當前級的晶體管39a和信號線RB。因此，在反向偏置應用周期期間，中斷端子R和電極S之間的電連接，從而防止由于端子R的電位降低而形成的包含端子R的電流路徑。因而，在減少功耗的同時將足夠的反向偏置施加于晶體管33和37。注意在本實施例模式中，描述在反向偏置應用周期期間向晶體管33和37的柵電極施加反向偏置的實例；然而，本發(fā)明不局限于此。反向偏置可以施加于任何晶體管。然而，晶體管33和37在輸出端子L應該輸出L電平的大部分周期期間處于導通狀態(tài)，在大部分時間處于導通狀態(tài)的上述晶體管引起大的閾移。因此，如圖7B所示，通過將晶體管39a和39b連接到晶體管33和37的柵電極，和提供反向偏置應用周期來降低閾移，其是有效和更可取的。首先，圖8A至8C說明其中施加反向偏置以減少特性隨時間變化的功能加到圖2A至2C顯示的移位寄存器電路的電路。圖8A是本發(fā)明的移位寄存器電路的全圖，圖8B說明本發(fā)明的移位寄存器電路的電路40的單級，圖8C是本發(fā)明的移位寄存器電路的另一個全圖。圖8B顯示其中晶體管49a,49b,49c,和49d、端子N、電極S、和電極U加到圖2B顯示的電路的電路。另外，晶體管41,42,45,46,47b,和47c和電容元件44分別對應于圖2B中的晶體管21,22,25,26,27b,和27c和電容元件24，連接與圖2B相同。另外,圖8B中的晶體管43的柵電極連接到電極S，晶體管43的源極電極和漏極電極的一個連接到端子G，晶體管43的源極電極和漏極電極的另外一個連接到端子P。另外，晶體管47a的柵電極連接到電極U，晶體管47a的源極電極和漏極電極的一個連接到端子G，晶體管47a的源極電極和漏極電極的另外一個連接到端子OUT。晶體管49a的柵電極連接到電極S，晶體管49a的源極電極和漏極電極的一個連接到電極S，晶體管49a的源極電極和漏極電極的另外一個連接到端子N。另外，晶體管49b的柵電極連接到端子N，晶體管49b的源極電極和漏極電極的一個連接到電極R，晶體管49b的源極電極和漏極電極的另外一個連接到端子S。晶體管49c的柵電極連接到端子U，晶體管49c的源極電極和漏極電極的一個連接到電極U，晶體管49c的源極電極和漏極電極的另外一個連接到端子N。另外，晶體管49d的柵電極連接到端子N，晶體管49d的源極電極和漏極電極的一個連接到電極Q，晶體管49d的源極電極和漏極電極的另外一個連接到端子U。這里，圖8A說明其中在每一級中連接電路40的端子N的信號線RB加到圖2A顯示的電路的電路。另外，晶體管48對應于圖2A的晶體管28，連接相像。另外，圖8C說明其中電源線Vdd加到圖8A顯示的電路的電路，并且電源線Vdd連接到全部級的電路40的端子V。這里，根據圖7C顯示的時間圖運轉圖8A,8B,和8C顯示的電路。在根據圖7C顯示的時序表運行圖8A,8B,和8C顯示的電路的情況下，在正常運行周期期間，H電平的電位輸入到信號線RB。這里，晶體管49b和49d處于導通狀態(tài)，晶體管49a和49c處于截止態(tài)。具體地說，端子R和電極S、以及端子Q和電極U處于導電狀態(tài)，端子N和電極S、電極N和電極U處于非導電狀態(tài)；因而，圖8B的連接狀態(tài)與圖2B相似，從而以圖2A至2C顯示的相同方式運行圖8A至8C中的移位寄存器電路。然后，在反向偏置應用周期期間，在圖8B顯示的晶體管49b和49d截止，晶體管49a和49c導通。也就是說，端子R和電極S、端子Q和電極U處于非導電狀態(tài)，端子N和電極S、和電極N和電極U處于導電狀態(tài)；因而，電極S和電極U的電位下降。然后，當電極S和電極U的電位超過電極N的電位一個晶體管49a和49c的閾值電壓時，晶體管49a和49c截止，電極S和U的電位的下降停止。這里，信號線RB的電位可以比電源線Vss的電位低。當信號線RB的低電位低于電源線Vss的電位時，可以在反向偏置應用周期期間進一步降低電極S和電極U的電位。因而，導通狀態(tài)的情形的相反極性的電位可以施加于晶體管43和47a的柵電極，因而，有利于減少晶體管的閾移。這里，晶體管49b和49d是具有在正常運行周期期間提供端子R和電極S、電極Q和電極U的導電狀態(tài)，和在反向偏置應用周期期間提供端子R和電極S、電極Q和電極U的非導電狀態(tài)的功能的晶體管。在不提供晶體管49b和49d和端子R和電極S、電極Q和電極U處于連續(xù)地導電狀態(tài)的情形下，使電路規(guī)模較小，由于減少連接信號線RB的寄生電容值，其導致功耗減少。另外，當如圖8B所示配置晶體管49b和49d時，通過信號線RB降低端子N的電位，可以防止在降低電極S和電極U的電位的同時降低端子R和電極Q的電位。這里，考慮在反向偏置應用周期期間端子R和電極S處于導電狀態(tài)的情形，端子R的電位也隨電極S的電位的降低而減少。端子R通過電極SR連接到前一電路40的端子F；因此，當端子R的電位降到低于或者等于電源線Vss的電位減去前一級中晶體管46的閾值電壓的電勢時，前一級的晶體管46導通；因而，恒定電流流經信號線RB和電源線Vss。另外，端子R還通過電極SR連接到下一級的電路40的晶體管45；因此，當端子R的電位降低時，下一級的晶體管45和42導通；因而，恒定電流被認為是流經下一級的時鐘信號線、晶體管42、和晶體管45、和當前級的晶體管49a和信號線RB。另外，考慮端子Q和電極U在反向偏置應用周期期間處于導電狀態(tài)的情形，端子Q的電位也隨電極U的電位的降低而減少。由于電極Q連接到晶體管47b和47c的源極電極或者漏極電極，所以當電極Q的電位降低時，晶體管47b和47c處于導通狀態(tài)，以便恒定電流從端子G和端子V流經電極Q、晶體管49d、電極U、晶體管49c、和端子N。因此，在反向偏置應用周期期間，端子R和電極S、電極Q和電極U與晶體管49b和49d處于非導電狀態(tài)，從而防止由于端子R和電極Q的電位降低引起的包含端子R和電極Q的電流路徑的形成。因而，在減少功耗的同時可以將足夠的反向偏置施加于晶體管43和47a。注意可以提供晶體管49b和49d，可以僅僅提供他們中之一，或者都不提供。注意在本實施例模式中，描述在反向偏置應用周期期間向晶體管43和47a的柵電極施加反向偏置的實例；然而，本發(fā)明不局限于此。反向偏置可以施加于任何晶體管。然而，晶體管43和47a在輸出端子L輸出L電平的大部分周期期間處于導通狀態(tài)，在大部分時間處于導通狀態(tài)的上述晶體管引起大的閾移。因此，如圖8B所示，通過將晶體管49a,49b,49c,和49d連接到晶體管43和47a的柵電極，和提供反向偏置應用周期來降低閾移，其是有效和優(yōu)選的。如上所述,在本實施例模式中，可以通過將用于施加反向偏置的晶體管39a,39b,49a,49b,49c,和49d連接到晶體管33,37,43,和47a的柵電極來降低晶體管33,37,和43,43a的閾移。另外，除本實施例模式顯示的電路之外的任意的電路的任意的晶體管的柵電極可以連接到圖9A至9D顯示的電路，從而向晶體管施加反向偏置。由于圖9A至9D顯示的電路，除了晶體管的柵電極之外的電路中的任何電極的電位不變化；因而，在沒有恒定電流流動或者故障的情況下可以降低晶體管的閾移。圖9A至9D顯示的電路每一個具有信號端子SIG、偏置端子BIAS、目標端子GATE、截止晶體管SIG-Tr、和偏置晶體管BIAS-Tr。這里，圖9A至9D和圖10A至10H顯示的每一個電路的偏置晶體管BIAS-Tr，用作整流元件。在圖9A,9B,9C,和9D顯示的電路中，截止晶體管SIG-Tr的柵電極連接到偏置端子BIAS，截止晶體管SIG-Tr的源極電極和漏極電極的一個連接到信號端子SIG，截止晶體管SIG-Tr的源極電極和漏極電極的另外一個連接到目標端子GATE。在圖9A和9D顯示的電路中，偏置晶體管SIG-Tr的柵電極連接到目標端子GATE，偏置晶體管BIAS-Tr的源極電極和漏極電極的一個連接到目標端子GATE，偏置晶體管BIAS-Tr的源極電極和漏極電極的另外一個連接到偏置端子BIAS。在圖9B和9C顯示的電路中，偏置晶體管BIAS-Tr的柵電極連接到偏置端子BIAS，偏置晶體管BIAS-Tr的源極電極和漏極電極的一個連接到目標端子GATE，偏置晶體管BIAS-Tr的源極電極和偏置另外一個連接到偏置端子BIAS。目標端子GATE連接到施加反向偏置的晶體管。適合于在晶體管的柵電極和源極電極之間,和在晶體管的柵電極和漏極電極之間施加反向偏置。因此，優(yōu)選將目標端子GATE連接到施加反向偏置的晶體管的柵電極。然而，本發(fā)明不局限于此，目標端子GATE可以連接到施加反向偏置的晶體管的源極電極或者漏極電極。此時，作為反向偏置施加的偏置的極性可以與目標端子GATE連接到柵電極的情形相反。注意連接目標端子GATE的晶體管的數目是任意的。當晶體管正常地運行時，信號端子SIG連接到信號線或者輸入到晶體管的電源線。偏置端子BIAS是用于選擇是否向晶體管施加反向偏置的信號線，或者將連接信號端子SIG的電極的電位傳輸到目標端子GATE。這里，相對于截止晶體管SIG-Tr的極性和偏置晶體管BIAS-Tr的極性分類圖9A,9B,9C,和9D顯示的電路。圖9A和9B說明其中在正常運行的時間H電平的電位施加于偏置端子BIAS，在施加反向偏置的時間L電平的電位施加于偏置端子BIAS的電路。例如，當被施加反向偏置的電極是n溝道晶體管的柵電極時，可以使用該電路。圖9C和9D說明其中在正常運行的時間L電平的電位施加于偏置端子BIAS，在施加反向偏置的時間H電平的電位施加于偏置端子BIAS的電路。例如，當被施加反向偏置的電極是p溝道晶體管的柵電極時，可以使用該電路。因而，適用本實施例模式中圖9A至9D顯示的電路，在不改變電路中另外一個電極的電位的情況下，可以將反向偏置施加于任何電路中的任何晶體管的柵電極。然后，參照圖10A至10H描述被施加反向偏置的晶體管包含在圖9A至9D電路的電路的情形。圖10A說明包含其上施加反向偏置的晶體管AC-Tr加入圖9A顯示的電路的電路。如圖10A所示，晶體管AC-Tr的柵電極可以連接到圖9A顯示的電路的目標端子GATE。圖10B說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖9A顯示的電路的電路。如圖10B所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖9A顯示的電路的目標端子GATE。這里，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖7A至7C中的晶體管33和37或者圖8A至8C中的晶體管43和47a，其中施加反向偏置的本發(fā)明的電路不依賴于晶體管AC-Tr、AC-Trl、和AC-Tr2的每一個源極電極和每一個漏極電極。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是N溝道晶體管。因而，在H電平輸入到偏置端子BIAS的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Trl、和AC-Tr2，在L電平輸入至偏置端子BIAS的周期中，取決于L電平的電位的電位施加于晶體管AC-Tr、AC-Trl、和AC-Tr2的柵電極；因而，施加反向偏置。另外，圖10C說明除圖9B顯示的電路之外還包含其上施加反向偏置的晶體管AC-Tr電路。如圖10C所示，晶體管AC-Tr的柵電極可以連接到圖9B顯示的電路的目標端子GATE。另外,圖10D說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖9B顯示的電路的電路。如圖10D所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖9B顯示的電路的目標端子GATE。這里，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖7A至7C中的晶體管33和37或者圖8A至8C中的晶體管43和47a，其中施加反向偏置的本發(fā)明的電路不依賴于晶體管AC-Tr、AC-Trl、和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是N溝道晶體管。因而，在H電平輸入到偏置端子BIAS的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Trl、和AC-Tr2，在L電平輸入至偏置端子BIAS的周期中，取決于L電平的電位的電位施加于晶體管AC-Tr、AC-Trl、和AC-Tr2的柵電極；因而，施加反向偏置。另外，圖10E說明除圖9C顯示的電路之外還包含其上施加反向偏置的晶體管AC-Tr的電路。如圖10E所示，晶體管AC-Tr的柵電極可以連接到圖9C顯示的電路的目標端子GATE。另外，圖10F說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖9C顯示的電路的電路。如圖10F所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖9C顯示的電路的目標端子GATE。這里，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖7A至7C中的晶體管33和37或者圖8A至8C中的晶體管43和47a，其中施加反向偏置的本發(fā)明的電路不依賴于晶體管AC-Tr、AC-Trl、和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是P溝道晶體管。因而，在L電平輸入到偏置端子BIAS的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Tr1、和AC-Tr2，在H電平輸入至偏置端子BIAS的周期中，取決于H電平的電位施加于晶體管AC-Tr、AC-Tr1、和AC-Tr2的柵電極；因而，施加反向偏置。另外，圖10G說明除圖9D顯示的電路之外還包含其上施加反向偏置的晶體管AC-Tr的電路。如圖10G所示，晶體管AC-Tr的柵電極可以連接到圖9D顯示的電路的目標端子GATE。另外，圖10H說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖9D顯示的電路的電路。如圖10H所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖9D顯示的電路的目標端子GATE。這里，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖7A至7C中的晶體管33和37或者圖8A至8C中的晶體管43和47a，其中施加反向偏置的本發(fā)明的電路不依賴于晶體管AC-Tr、AC-Trl、和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是P溝道晶體管。因而，在L電平輸入到偏置端子BIAS的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Tr1、和AC-Tr2，在H電平輸入至偏置端子BIAS的周期中，取決于H電平的電位施加于晶體管AC-Tr、AC-Tr1、和AC-Tr2的柵電極；因而，施加反向偏置。然后，參照圖11A至11C和圖12，描述其中用于復位操作的信號線加到其中施加反向偏置的圖7A、圖8A和圖8C說明的電路的本發(fā)明的移位寄存器電路。圖11A、11B和11C每一個說明其中用于復位操作的信號線RES和連接信號線RES的晶體管RE(k)(k是從1至n的整數(包括n))加到圖7A,圖8A,和圖8C顯示的每一個配置的配置。晶體管RE(k)的柵電極連接到信號線RES，晶體管RE(k)的源極電極和漏極電極的一個連接到信號線RES，晶體管RE(k)的源極電極和漏極電極的另外一個連接到電極SR(k)。圖11A至11C說明移位寄存器電路，其中晶體管RE(k)另外連接到每一級，從而可以在任意的時刻復位全部級，其可以在運行末級之前回到起始狀態(tài)。然而，本發(fā)明不局限于此，晶體管RE(k)的數目是任意的。例如，僅僅在末級提供晶體管RE，僅僅在奇數級上或者僅僅在偶數級上提供晶體管RE，或者僅僅在上半級或者僅僅在下半級上提供晶體管RE。在減少晶體管RE的數目上有優(yōu)勢，因此電路規(guī)模較小；從而減少在襯底上電路所占據的百分比。另外，當減少晶體管RE的數目時可以減少驅動信號線RES的負載和減少功率消耗，這是有利的。這里，參照圖12，描述其中增加用于復位操作的信號線的本發(fā)明的移位寄存器電路的操作。圖12是在脈沖輸入至信號線RES以復位全部級的時間Tl和在減小信號線RB的電位以實施反向偏置應用操作的時間T2時輸入信號SP、端子P(未顯示在時間圖中)、和輸出端子L的電位的變化的時間圖。當在時間T0輸入啟動脈沖時，執(zhí)行與圖1C相同的操作直到脈沖輸入到信號線RES。然而，當在時間Tl將脈沖輸入到信號線RES時，全部級的電極SR的電位處于H電平；因而，輸出端子L和端子P固定在L電平。這里，用于將電極SR的電位變化為L電平的晶體管36或者46截止，因為端子P的電位變成L電平。因此，不會形成當脈沖輸入到信號線RES時電流經從信號線RES流到電源線Vss的路徑。然后，在時間T2和時間T3之間的周期期間，通過降低信號線RB的電位施加反向偏置。這里，信號線RB的電位優(yōu)選低于電源線Vss的電位。另外，在時間T3和時間T4之間的周期期間為了隨后再次運行復位操作可以將信號線RB和信號線RES的電位設定在H電平。當在施加反向偏置之后執(zhí)行另一個復位操作時，將電極S、端子R、電極SR的電位設定在H電平；因此，輸出端子L的電位固定在L電平，從而可以延長輸出的電位變化被抑制的周期。因而，至于在圖11A至11C中本發(fā)明的移位寄存器電路，在每一個移位寄存器電路中加入用于復位操作的信號線，可以在任意的時刻復位全部級，其可以在運行末級之前回到起始狀態(tài)并在任意時刻施加反向偏置。在使用移位寄存器電路作為顯示器件的驅動電路情況下，例如，使用僅僅布置在一部分顯示區(qū)中的像素，通過停止移位寄存器電路的操作不使用將要不使用的區(qū)域的像素是有利的，這導致功耗減少和晶體管的閾值漂移降低的優(yōu)點。另外，當脈沖輸入到信號線RES時，給浮置電極SR充電，以便可以防止由于漏電流引起的電極SR的電位的降低。具體地說，具有柵電極連接到電極SR的晶體管可以容易地保持在導通狀態(tài)的優(yōu)點。然后，參照圖13A至13C，描述通過向其中施加反向偏置的圖7A至7C顯示的移位寄存器電路加僅僅一個信號線來實施除反向偏置操作之外的復位操作的電路。圖13A是本發(fā)明的移位寄存器電路的總圖，圖13B說明本發(fā)明的移位寄存器電路的電路的單級，圖13C是本發(fā)明的移位寄存器電路輸入信號和輸出信號的時間圖。圖13B說明其中改變晶體管39a(對應于晶體管59a)的連接和端子M加到圖7B顯示的電路的電路。這里，晶體管51,52,53,55,56,57,和59b和電容元件54分別對應于圖7B中的晶體管31,32,33,35,36,37,和39b和電容元件34，連接關系與圖7B顯示的相同。另外，已經改變連接關系的圖13B中的晶體管59a的柵電極連接到端子M，晶體管59a的源極電極和漏極電極的一個連接到電極S，晶體管59a的源極電極和漏極電極的另外一個連接到端子N。圖13A說明其中用信號線BL替換圖7A顯示的電路的信號線RB和連接到每一級中電路50的端子M的信號線BE加到圖7A顯示的電路的電路。另外，晶體管58對應于圖7A的晶體管38，連接關系相似。這里，參照圖13C描述圖13A和13B顯示的電路的操作。在正常運行周期期間，H電平的電位輸入到信號線BL，L電平的電位輸入到信號線BE。這里，晶體管59b處于導通狀態(tài)，晶體管59a處于截止態(tài)。具體地說，端子R和電極S處于導電狀態(tài)，端子N和電極S在非導電狀態(tài)；因而，圖13B的連接狀態(tài)與圖1B相似，從而圖13A至13C的移位寄存器電路以圖1A至1C顯示的同樣的方式運行。然后，如圖13C所示，在完成圖13A中顯示的移位寄存器的正常運行周期之后，可以在時間Tl和時間T4之間提高信號線BE的電位。該周期稱為偏置啟動周期。在該偏置啟動周期中，晶體管59a處于導通狀態(tài)。在其中信號線BL的電位處于H電平(在時間Tl和時間T2之間，和在時間T3和T4之間)的偏置啟動周期中的周期稱為復位周期。在該復位周期中，晶體管59a和59b處于導通狀態(tài)，端子N的電位是H電平；因此，電極S、端子R和連接端子R的電極SR的電位變成H電平。也就是說，可以執(zhí)行復位操作。另外，在偏置啟動周期中，其中信號線BL的電位處于L電平(在時間T2和時間T3之間)的周期是反向偏置應用周期。在反向偏置應用周期中，圖13B中的晶體管59b截止，晶體管59a導通。具體地說，端子R和電極S處于非導電狀態(tài)，端子N和電極S處于導電狀態(tài)，從而電極S的電位根據電極N的電位變成L電平。因此，由于晶體管59b在非導通狀態(tài)，所以端子N的電位沒有傳輸到端子R。這里，信號線BL的電位低于電源線Vss的電位。如果信號線RB的低電位低于電源線Vss的電位，可以使電極S的電位在反向偏置應用周期進一步降低。因而，具有導通狀態(tài)的相反極性的電位可以施加于晶體管53和57的柵電極，從而可以降低晶體管的閾移。如上所述，至于在圖13A至13C中顯示的本發(fā)明的移位寄存器電路，可以通過信號線BE任意地提供正常運行周期和偏置啟動周期。另外，在偏置啟動周期中，如果信號線BL的電位在H電平，電路50就經受復位操作；同時，信號線BL的電位在L電平，反向偏置可以施加于晶體管53和57。而且，降低信號線BL的電位相比于電極S沒有改變另外一個電極的電勢；因而，可以降低故障例如恒定電流的流動和事故。注意在偏置啟動周期中，可以自由地設置電極S的電位。然后，參照圖14A至14C，描述通過將僅僅一個信號線加到圖8A至8C顯示的移位寄存器電路實施除反向偏置操作之外的復位操作的電路，在圖8A到8C中可以施加反向偏置。圖14A是本發(fā)明的移位寄存器電路的全圖，圖14B說明本發(fā)明的移位寄存器電路的電路60的單級，圖14C是本發(fā)明的移位寄存器電路的另一個全圖。圖14B說明其中改變晶體管39a的連接(對應于晶體管59a)和向圖7B顯示的電路加端子M的電路。另外，晶體管61,62,63,65,66,67a,67b,67c,69b,和69d和電容元件64分別對應于圖8B中的晶體管41,42,43,4546,47a,47b,47c,49b,和49d和電容元件44，連接關系與圖8B相同。另外，圖14B中的晶體管69a的柵電極連接到端子M，晶體管69a的源極電極和漏極電極的一個連接到電極S，晶體管69a的源極電極和漏極電極的另外一個連接到端子N。晶體管69c的柵電極連接到端子M，晶體管69a的源極電極和漏極電極的一個連接到電極U，晶體管69a的源極電極和漏極電極的另外一個連接到端子N。這里，圖14A說明其中連接每一級中電路40的端子N的信號線RB加到圖8A顯示的電路的電路。另外，晶體管68對應于圖8A的晶體管48，連接相似。另外，圖14C說明其中電源線Vdd加到圖14A顯示的電路，并且電源線Vdd連接到全部級的電路60的端子V的電路。這里，可以根據圖13C顯示的時間圖運行圖14A,14B,和14C顯示的電路。在根據圖13C顯示的時間表運行圖14A,14B,和14C顯示的電路的情況下，在正常運行周期期間，H電平的電位輸入到信號線BL，L電平的電位輸入到信號線BE。這里，晶體管69b和69d處于導通狀態(tài)，晶體管69a和69c處于截止態(tài)。具體地說，端子R和電極S、端子Q和電極U處于導電狀態(tài)，端子N和電極S、和電極N和電極U處于非導電狀態(tài)；因而，圖14B的連接狀態(tài)與圖2B相似，從而圖14A至14C的移位寄存器電路以圖2A至2C顯示的同樣的方式運行。然后，在偏置啟動周期期間，可以通過將信號線BL的電位提高到H電平來提供復位周期，通過將信號線BL的電位降低到L電平來提供反向偏置應用周期。在該復位周期中，晶體管69a,69b,69c,和69d全部導通，端子N處于H電平；因而，電路60被復位。另一方面，在圖14B中，在反向偏置應用周期中，晶體管69b和69d截止，晶體管69a和69c導通。也就是說，端子R和電極S、端子Q和電極U處于非導電狀態(tài)，端子N和電極S、和電極N和電極U處于導電狀態(tài)；因而，由于端子N的電位低，所以電極S和電極U的電位變低。這里，信號線BL的電位可以比電源線Vss的電位低。當信號線BL的低電位低于電源線Vss的電位時，可以在反向偏置應用周期期間進一步降低電極S的電位。因而，與導通狀態(tài)的情形相反極性的電位可以施加于晶體管63和67a的柵電極，因而，可以降低晶體管的閾移。如上所述，至于在圖14A至14C中顯示的本發(fā)明的移位寄存器電路，可以通過信號線BE任意地提供正常運行周期和偏置啟動周期。另外，在偏置啟動周期中，如果信號線BL的電位在H電平，電路60就經受復位操作；同時，信號線BL的電位在L電平，反向偏置可以施加于晶體管63和67a。而且，降低信號線BL的電位相比于電極S和電極U沒有改變其它電極的電勢；因而，可以降低故障例如恒定電流的流動和事故。注意在偏置啟動周期中，可以自由地設置電極S和電極U的電位。這里，除圖13A至13C和14A至14C顯示的電路之外的任意電路的任意晶體管的柵電極可以連接到圖15A至15D顯示的電路，從而向晶體管施加正向偏壓而不是反向偏置。由于圖15A至15D顯示的電路，當施加反向偏置時不改變電路中除了晶體管的柵電極之外的任何電極的電勢；因而，在沒有恒定電流流動或者故障的情況下可以降低晶體管的閾移。當施加正向偏壓時，截止晶體管SIG-Tr導通；因而，可以初始化或者復位連接信號端子SIG的電極和信號端子SIG的電位。圖15A至15D顯示的電路每一個具有信號端子SIG、偏置端子BIAS、目標端子GATE、截止晶體管SIG-Tr、和偏置晶體管BIAS-Tr。在圖15A,15B,15C,和15D顯示的電路中，截止晶體管SIG-Tr的柵電極連接到偏置端子BIAS，截止晶體管SIG-Tr的源極電極和漏極電極的一個連接到信號端子SIG，截止晶體管SIG-Tr的源極電極和漏極電極的另外一個連接到目標端子GATE。在圖15A,15B,15C,和15D顯示的電路中，偏置晶體管BIAS-Tr的柵電極連接到選擇端子BE-SW，偏置晶體管BIAS-Tr的源極電極和漏極電極的一個連接到目標端子GATE，偏置晶體管BIAS-Tr的源極電極和漏極電極的另外一個連接到偏置端子BIAS。目標端子GATE連接到施加反向偏置的晶體管。適合于在晶體管的柵電極和源極電極之間和在晶體管的柵電極和漏極電極之間施加反向偏置。因此，優(yōu)選將目標端子GATE連接到施加反向偏置的晶體管的柵電極。然而,本發(fā)明不限制于此，目標端子GATE可以連接到施加反向偏置的晶體管的源極電極或者漏極電極。此時，作為反向偏置被施加的偏置的極性可以與目標端子GATE連接到柵電極的情形相反。注意連接目標端子GATE的晶體管的數目是任意的。當晶體管正常地運行時，信號端子SIG連接到信號線或者輸入到晶體管的電源線。選擇端子BE-SW是用于選擇偏置端子BIAS的電位是否傳輸至目標端子GATE的信號線。當偏置晶體管BIAS-Tr處于導通狀態(tài)時，偏置端子BIAS是用于控制施加于目標端子GATE的電位的信號線。當偏置晶體管BIAS-Tr處于截止態(tài)時，偏置端子BIAS是用于控制在信號端子SIG和目標端子GATE之間是否接通或斷開。這里，相對于截止晶體管SIG-Tr的極性和偏置晶體管BIAS-Tr的極性分類圖15A,15B,15C,和15D顯示的電路。圖15A說明其中在正常運行的時間H電平的電位施加于偏置端子BIAS和L電平的電位施加于選擇端子BE-SW，在復位操作的時間H電平的電位施加于偏置端子BIAS和H電平的電位施加于選擇端子BE-SW，和在施加反向偏置的時間L電平的電位施加于偏置端子BIAS和H電平的電位施加于選擇端子BE-SW的電路。例如，當其上施加反向偏置的電極是n溝道晶體管的柵電極時，可以使用該電路。圖15B說明其中在正常運行的時間H電平的電位施加于偏置端子BIAS并且H電平的電位施加于選擇端子BE-SW，在復位操作的時間H電平的電位施加于偏置端子BIAS并且L電平的電位施加于選擇端子BE-SW，和在施加反向偏置的時間L電平的電位施加于偏置端子BIAS并且L電平的電位施加于選擇端子BE-SW的電路。例如，當其上施加反向偏置的電極是n溝道晶體管的柵電極時，可以使用該電路。圖15C說明其中在正常運行的時間L電平的電位施加于偏置端子BIAS并且L電平的電位施加于選擇端子BE-SW，在復位操作的時間L電平的電位施加于偏置端子BIAS并且H電平的電位施加于選擇端子BE-SW，和在施加反向偏置的時間H電平的電位施加于偏置端子BIAS并且H電平的電位施加于選擇端子BE-SW的電路。例如，當其上施加反向偏置的電極是p溝道晶體管的柵電極時，可以使用該電路。圖15D說明其中在正常運行的時間L電平的電位施加于偏置端子BIAS并且H電平的電位施加于選擇端子BE-SW，在復位操作的時間L電平的電位施加于偏置端子BIAS并且L電平的電位施加于選擇端子BE-SW，和在施加反向偏置的時間H電平的電位施加于偏置端子BIAS并且L電平的電位施加于選擇端子BE-SW的電路。例如，當其上施加反向偏置的電極是p溝道晶體管的柵電極時，可以使用該電路。因而，使用該實施例模式中圖15A至15D顯示的電路，在不改變電路中其它電極的電位的情況下，可以將反向偏置施加于任何電路中的任何晶體管的柵電極。另外，正向偏壓可以施加于信號端子SIG和目標端子GATE。然后，參照圖16A至16H描述其上施加反向偏置的晶體管包含在圖15A至15D顯示的電路的情形。圖16A說明包含其上施加反向偏置的晶體管AC-Tr的電路加到圖15A顯示的電路。如圖16A所示，晶體管AC-Tr的柵電極可以連接到圖15A顯示的電路的目標端子GATE。圖16B說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖15A顯示的電路的電路。如圖16B所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖15A顯示的電路的目標端子GATE。這里，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖13A至13C中的晶體管53和57和圖14A至14C的晶體管63和67a，其中施加反向偏置的本發(fā)明的電路不取決于晶體管AC-Tr,AC-Trl,和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是N溝道晶體管。因而，在H電平輸入到偏置端子BIAS和L電平輸入至選擇端子BE-SW的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Trl、和AC-Tr2，在L電平輸入至偏置端子BIAS和H電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的L電平的電勢的電位施加于晶體管AC-Tr、AC-Trl、和AC-Tr2的柵電極；因而，施加反向偏置。另外，在H電平輸入至偏置端子BIAS和H電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的H電平的電勢的電位可以施加于晶體管AC-Tr,AC-Trl,和AC-Tr2的柵電極。另外，圖16C說明包含其上施加反向偏置的晶體管AC-Tr加到圖15B顯示的電路的電路。如圖16C所示，晶體管AC-Tr的柵電極可以連接到圖15B顯示的電路的目標端子GATE。另外，圖16D說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖15B顯示的電路的電路。如圖16D所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖15B顯示的電路的目標端子GATE。這里，例如，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖13A至13C中的晶體管53和57或者圖8A至8C的晶體管63或者67a，其中施加反向偏置的本發(fā)明的電路不取決于晶體管AC-Tr,AC-Trl,和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是N溝道晶體管。因而，在H電平輸入到偏置端子BIAS和H電平輸入至選擇端子BE-SW的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Tr1、和AC-Tr2，在L電平輸入至偏置端子BIAS和L電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的L電平的電位施加于晶體管AC-Tr、AC-Tr1、和AC-Tr2的柵電極；因而，施加反向偏置。另外，在H電平輸入至偏置端子BIAS和L電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的H電平的電位的電位可以施加于晶體管AC-Tr,AC-Trl,和AC-Tr2的柵電極。另外，圖16E說明包含其上施加反向偏置的晶體管AC-Tr加到圖15C顯示的電路的電路。如圖16E所示，晶體管AC-Tr的柵電極可以連接到圖15C顯示的電路的目標端子GATE。另外，圖16F說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖15C顯示的電路的電路。如圖16F所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖15C顯示的電路的目標端子GATE。這里，晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖13A至13C中的晶體管53和57和圖14A至14C的晶體管63和67a，其中施加反向偏置的本發(fā)明的電路不取決于晶體管AC-Tr,AC-Trl,和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是P溝道晶體管。因而，在L電平輸入到偏置端子BIAS和L電平輸入至選擇端子BE-SW的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Trl、和AC-Tr2，在H電平輸入至偏置端子BIAS和H電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的H電平的電勢的電位施加于晶體管AC-Tr、AC-Trl、和AC-Tr2的柵電極；因而，施加反向偏置。另外，在L電平輸入至偏置端子BIAS和H電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的L電平的電位的電位可以施加于晶體管AC-Tr,AC-Trl,和AC-Tr2的柵電極。另外，圖16G說明包含其上施加反向偏置的晶體管AC-Tr加到圖15D顯示的電路的電路。如圖16G所示，晶體管AC-Tr的柵電極可以連接到圖15D顯示的電路的目標端子GATE。另外，圖16H說明其上施加反向偏置的晶體管AC-Tr1和AC-Tr2包含在圖15D顯示的電路的電路。如圖16H所示，晶體管AC-Tr1和AC-Tr2的柵電極可以連接到圖15D顯示的電路的目標端子GATE。這里,晶體管AC-Tr、AC-Trl、和AC-Tr2組成具有某一功能的電路的一部分，作為整體就象圖13A至13C中的晶體管53和57或者圖14A至14C的晶體管63和67a，其中施加反向偏置的本發(fā)明的電路不取決于晶體管AC-Tr,AC-Trl,和AC-Tr2的每一個源極電極和每一個漏極電極之一。另外，晶體管AC-Tr、AC-Trl、和AC-Tr2是P溝道晶體管。因而，在L電平輸入到偏置端子BIAS和H電平輸入至選擇端子BE-SW的周期中，輸入到信號端子SIG的信號輸入至晶體管AC-Tr、AC-Trl、和AC-Tr2，在H電平輸入至偏置端子BIAS和L電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的H電平的電位的電位施加于晶體管AC-Tr、AC-Trl、和AC-Tr2的柵電極；因而，施加反向偏置。另外，在L電平輸入至偏置端子BIAS和L電平輸入至選擇端子BE-SW的周期中，取決于偏置端子BIAS的L電平的電位的電位可以施加于晶體管AC-Tr,AC-Trl,和AC-Tr2的柵電極。注意本實施例模式可以自由地同另外實施例模式的任何一個相結合。實施例模式4在本實施例模式中，將參照附圖描述通過在襯底上制造元件形成本發(fā)明的移位寄存器電路的情形的頂視圖和剖視圖。圖17說明形成電路10作為使用頂柵晶體管作為晶體管的本發(fā)明的移位寄存器電路的實例。在圖17中，僅僅描述第k級的電路10(顯示為10k)和第(k+l)級的電路10(顯示為10k+l)。然而，本發(fā)明不限制于此，電路10可以具有許多級。另外,圖17中的晶體管11,12,13,15,16,和17,電容元件14,和端子P分別對應于圖1B中的晶體管11,12,13,15,16,和17,電容元件14,和端子P。為了減小布局面積，將布置在圖1A至1C的電路10的外側的電極SR和輸出端子L布置在圖17中的電路10的內部。注意在本實施例模式的頂視圖中，由虛線指示的區(qū)域是在區(qū)域之上的層中有另一個層的區(qū)域。在圖17中，電源線Vss、第一時鐘信號線CLK1、第二時鐘信號線CLK2每一個由布線層形成，它們被提供在基本上平行于電路10延展的方向(顯示為10ext)。因而，在提供多個電路10的情況下，增加引導布線的長度并因此增加了導線電阻，因而可以防止由電源線的電壓降引起的事故和功耗增加。另外，可以抑制由信號波形失真所引起的事故，電路正常運行的情況下電壓范圍的降低。電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2提供在形成電路10的元件的外部。另外，可以提供與第一時鐘信號線CLK1和第二時鐘信號線CLK2相對的電源線Vss。因而，可以防止電源線Vss交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2；因而，可以防止電源線受外部噪音的作用，可以降低事故。這里，在本實施例模式中，在晶體管中有源層區(qū)域與柵電極區(qū)域重疊的區(qū)域也稱為溝道區(qū)。另外，晶體管的有源層中通過晶體管的溝道區(qū)分開的一個區(qū)域稱為“源極電極和漏極電極的一個”，由溝道區(qū)分開的另外一個區(qū)域稱為“源極電極和漏極電極的另外一個”。另外，晶體管的源極電極和漏極電極的一個或另一個和晶體管的溝道區(qū)之間的邊界的切線方向稱為“溝道寬度方向”。另外，垂直于溝道寬度方向的方向稱為“溝道長度方向”。例如，在本實施例模式的晶體管中，當在晶體管的源極電極和漏極電極的一個或另一個和晶體管的溝道區(qū)之間的分界線是曲線時，根據邊界點改變溝道寬度方向和溝道長度方向。在圖17中，晶體管11的溝道長度方向(顯示為Chl)和晶體管12的溝道長度方向(顯示為Ch2)可以是大體上垂直。具有該結構，可以最小化晶體管11和12占有的襯底的面積，并且減小電路規(guī)模。另外，晶體管13和16的溝道長度方向(顯示為Chl)可以大體上彼此平行。他們可以共用一個源電極或者一個漏電極。因而，可以最小化由晶體管13和16占用的襯底的面積，并且可以減小電路規(guī)模。另外，晶體管15和17的溝道長度方向(顯示為Ch2)可以大體上彼此平行，并且他們可以共用一個源電極或者一個漏電極。因而，可以最小化由晶體管15和17占用的襯底的面積，并且可以減小電路規(guī)模。另外，電容元件14中的一個電極、端子P可以由柵電極組成，電容元件14中的另一個電極、連接到輸出端子L的電極可以由布線層組成。另外，在晶體管是n溝道晶體管的情形下，晶體管的有源層和連接到輸出端子L的布線層可以彼此連接，并且組成端子P的柵電極可以插入在有源層和布線層之間以形成電容元件14。當端子P由柵電極組成時，當端子P的電位變高時,在連接到輸出端子L的有源層中產生載流子。因此，可以提高由有源層和柵電極形成的電容元件14的電容值。然后，參考圖18描述在使用薄膜晶體管作為晶體管的情況下沿圖17中的線A-A'的剖視圖。圖18顯示的結構具有襯底100、基膜101、有源層102、絕緣膜103、柵電極104和105、層間薄膜106、和布線層108。另外，圖18顯示的結構具有連接布線層108和有源層102的觸點107a和107b、和連接布線層108和柵電極104的觸點107c。逐步地描述圖18顯示的結構。首先，襯底100可以是由鋇硼硅玻璃、鋁硼硅玻璃等等形成的玻璃襯底、石英襯底、硅襯底、金屬襯底、不銹鋼襯底、或者塑料襯底。另外，可以通過CMP等等拋光襯底100以平面化襯底100的表面。然后，在襯底100上形成基膜101?；?01可以通過已知的方法例如CVD、等離子體CVD、濺射、或旋涂由氮化鋁(AlN)、氧化硅(SiO2)、氮氧化硅(SiOxNy)等的單層或者其疊層形成。注意基膜101具有阻擋雜質例如污染物進入襯底100的作用。當不形成基膜101時,簡化制造工藝，并且減少成本。然后，在襯底100或者基膜101上形成有源層102。這里，有源層102可以由多晶硅(p-Si)形成?？梢酝ㄟ^光刻法、液滴釋放方法、印刷方法等等將有源層102有選擇地形成為想要的形狀。然后，在襯底100、基膜101、或者有源層102上形成絕緣膜103。這里，絕緣膜103可以由氧化硅(Si02)或者氮氧化硅(SiOxNy)形成。然后，在襯底100、基膜101、有源層102、或者絕緣膜103上形成柵電極104和105。這里，可以通過光刻法、液滴釋放方法、印刷方法等等將柵電極104和105有選擇地由各種金屬形成為想要的形狀。因而，在通過使用光刻法等等刻蝕來處理柵電極104和105的情形中，執(zhí)行刻蝕以便在柵電極104和105之間獲得刻蝕選擇性；因而，在不改變光掩模的情況下可以將柵電極104和柵電極105形成為具有不同面積。因而，在通過將帶電粒子加入有源層102來控制有源層102的導電率的情形中，可以在不改變光掩膜的情況下在有源層102中形成LDD區(qū)。因此，可以制造其中幾乎不施加高電場并且由于熱載流子引起的退化較小的晶體管。然后，在襯底100、基膜101、有源層102、絕緣膜103、或者柵電極104和105上形成層間膜106。這里，層間薄膜106可以由絕緣材料例如氧化硅、硅樹脂氮化物、氮氧化硅、氧化鋁、氮化鋁、氮氧化鋁或者其他的無機絕緣材料；丙烯酸或者甲基丙烯酸，或者其衍生物；耐熱聚合物例如聚酰亞胺、芳香族聚酰胺、聚苯并咪唑；或者硅氧烷樹脂形成。注意硅氧烷樹脂涉及具有Si-O-Si鍵的樹脂。硅氧烷的骨架結構由硅(Si)和氧(0)的鍵形成。至少包含氫的有機基(例如，烷基或者芳香族烴)用作取代基。氟代基也可以用作取代基。做為選擇，至少包含氫和氟代基的有機基可以用作取代基。當層間薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亞胺形成時，層間薄膜具有彎曲側面，其中曲率半徑連續(xù)地改變，優(yōu)選在不分開的情況下形成其上的薄膜。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將層間薄膜106形成為想要的形狀。這里，可以通過刻蝕處理層間薄膜106以便在如同觸點107c一樣刻蝕柵電極104和105的同時在如同觸點107a和107b一樣處理絕緣膜103之前終止刻蝕。然后，形成布線層108以便有源層102連接到柵電極104和105。在襯底100、基膜101、有源層102、絕緣膜103、柵電極104和105、或者層間膜106上形成布線層108。這里，包含金屬粒子例如Ag(銀)、Au(金)、Cu(銅)、W(鎢)、或者Al(鋁)作為主要組分的合成物用作形成布線層108的材料。另外，可以結合透光材料例如氧化銦錫(ITO)、包含氧化銦錫和氧化硅的ITSO、有機銦、有機錫、氧化鋅、氮化鈦。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將布線層108形成為想要的形狀。然后，描述設計晶體管13和17的形狀以保持電極SR的電位處在H水平從而根據圖19固定端子P和輸出端子L的電位的情況下電路10的頂視圖。圖19的頂視圖中顯示的電路10具有晶體管11,12,13,15,16,和17，和圖17中的電容元件14，連接關系也相似；然而，晶體管13和17的溝道區(qū)的面積不同。因而，當使晶體管13和17的柵電極的面積的平均數大于電路10的晶體管12中的柵電極的面積時，可以使與電極SR有關的寄生電容的值較大；因而，即使在復位操作之后電極SR的電位也可以維持在H電位。另外,如圖19所示,在電路10中將電極SR做成曲線以便不形成線條形。因而，可以使引導電極SR的長度比第k級的電路10和第(k+l)級的電路10之間的間距長。因此，可以提高與電極SR有關的寄生電容的值以便甚至在復位操作之后電極SR的電位維持在H水平。然后，參照圖20描述除去時鐘信號線和輸出端子L的交叉電容以便輸出端子L不受時鐘信號線的電位的變化的影響的情形的頂視圖。圖20的頂視圖顯示的電路10具有如圖17和圖19中的晶體管11,12,13,15,16,和17,電容元件14，端子P，電極SR，和輸出端子L，連接關系也相似；然而，第一時鐘信號線CLK1、第二時鐘信號線CLK2、和晶體管11和12的排列與圖17和圖19不同。在圖20中，電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2由布線層形成，并按照大體上平行于電路10延展的方向(顯示為10ext)提供。因而，在提供許多電路10的情況下，引導布線的長度增長并因此導線電阻增加，因而，可以防止故障和由于電源線的電壓降引起的功耗增加。另外，可以抑制由信號波形的失真所引起的故障，電路正常地運行下電壓范圍的減少。電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2可以提供在形成電路10的元件的外面。另外，電源線Vss、第一時鐘信號線CLK1和第二時鐘信號線CLK2相對于第一晶體管、第三晶體管、第二晶體管、和第四晶體管可以被提供在與提供輸出端子L的側面相反的同一側面上。因而，可以防止輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2；因而，可以防止電源線受時鐘信號線的噪音的影響并且可以減少故障。另外，晶體管11的溝道長度方向(顯示為Chl)和晶體管12的溝道長度方向(顯示為Ch2)可以大體上平行。對于該結構，可以最小化晶體管11和12占有的襯底的面積，并可以減小電路規(guī)模，也可以防止輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2的區(qū)域的產生。然后，參照圖21描述底柵晶體管用作晶體管和使用布線層作掩模將有源層處理為希望形狀的情形下的本發(fā)明的移位寄存器電路的情形的頂視圖。在圖21中，僅僅描述第k級的電路10(顯示為10k)和第(k+l)級的電路10(顯示為10k+l)；然而，本發(fā)明不局限于此，電路10具有許多級。另外，圖21中的晶體管11,12,13,15,16,和17,電容元件14，和端子P分別對應于圖1B中的晶體管11,12,13,15,16,和17,電容元件14，和端子P。為了減少布局面積，將布置在圖1A至1C中的電路10外面的電極SR和輸出端子L排列在圖21的電路10的內部。注意在本實施例方式涉及的頂視圖中，由虛線指出的區(qū)域是在那區(qū)域上的一層中有另一層的區(qū)域。然后，參考圖22A和22B描述使用薄膜晶體管作為晶體管的情況下的沿圖21中的線a-a'和b-b'的橫剖面圖。圖22A和22B顯示的結構具有襯底110、基膜111、第一布線層112、絕緣膜113、有源層114和115、第二布線層116、層間薄膜117、和第三布線層119。另外，圖22A和22B顯示的結構具有連接第三布線層119和第二布線層116的觸點118a、和連接第三布線層119和第一布線層112的觸點118b。將逐步地描述圖22A和22B顯示的結構。首先，襯底110可以是由鋇硼硅玻璃、鋁硼硅玻璃等等形成的玻璃襯底、石英襯底、硅襯底、金屬襯底、不銹鋼襯底、或者塑料襯底。另外，可以通過CMP等等拋光襯底11以平面化襯底110的表面。然后，在襯底110上形成基膜111?；?11可以通過已知的方法例如CVD、等離子體CVD、濺射、或旋涂由氮化鋁(AlN)、氧化硅(SiO2)、氮氧化硅(SiOxNy)等的單層或者其疊層形成。注意基膜111具有阻擋雜質例如污染物進入襯底110的作用。當不形成基膜101時,簡化制造工藝，并且減少成本。然后，在襯底110或者基膜111上形成第一布線層112。這里，可以通過光刻法、液滴釋放方法、印刷方法等等將第一布線層112處理為想要的形狀。然后，在襯底110、基膜101、或者第一布線層112上形成絕緣膜113。這里，絕緣膜113可以由氧化硅(Si02)或者氮氧化硅(SiOxNy)形成。然后，在襯底110、基膜111、第一布線層112、或者絕緣膜113上形成有源層114和115。這里，有源層114和115可以由非晶硅(a-Si)形成，可以在相同的薄膜形成裝置中連續(xù)地形成有源層114和115。有源層115相對于有源層114具有較高的導電率。注意溝道區(qū)、明確地有源層114，和絕緣膜113之間的分界面附近的區(qū)域可以比有源層114的其它區(qū)域更致密。因而，可以抑制晶體管的退化，可以加速有源層114的薄膜形成率；因而，提高產量?？梢栽谝r底110、基膜111、第一布線層112、絕緣膜113、或者有源層114和115上形成第二布線層116。這里，包含作為主要成分的金屬粒子例如Ag(銀)、Au(金)、Cu(銅)、W(鎢)、或者Al(鋁)的合成物可以用作用于形成第二布線層116的材料。另外，可以結合透光材料例如氧化銦錫(ITO)、包含氧化銦錫和氧化硅的ITSO、有機銦、有機錫、氧化鋅、氮化鈦。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將布線層116形成為想要的形狀。然后，可以在襯底110、基膜111、第一布線層112、絕緣膜113、或者有源層114和115、或者第二布線層116上形成層間薄膜117。這里，層間薄膜117可以由絕緣材料例如氧化硅、硅樹脂氮化物、氮氧化硅、氧化鋁、氮化鋁、氮氧化鋁或者其他的無機絕緣材料；丙烯酸或者甲基丙烯酸，或者其衍生物；耐熱聚合物例如聚酰亞胺、芳香族聚酰胺、聚苯并咪唑；或者硅氧烷樹脂形成。另外,可以通過光刻法、液滴釋放方法、印刷方法等等將層間薄膜117處理為想要的形狀。當層間薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亞胺形成時，層間薄膜具有彎曲側面，其中曲率半徑連續(xù)地改變，優(yōu)選在不分開的情況下形成其上的薄膜。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將層間薄膜117處理為想要的形狀。這里，處理層間薄膜117以便在如同觸點118a一樣刻蝕布線層116的同時在如同觸點118b一樣同時處理絕緣膜113之前結束刻蝕。然后，形成第二布線層116以便第二布線層116連接到第一布線層112。可以在襯底110、基膜111、第一布線層112、絕緣膜113、有源層114和115、第二布線層116、或者層間薄膜117上形成第三布線層119。這里，包含金屬粒子例如Ag(銀)、Au(金)、Cu(銅)、W(鎢)、或者Al(鋁)作為主要組分的合成物用作形成布線層119的材料。另外，可以結合透光材料例如氧化銦錫(ITO)、包含氧化銦錫和氧化硅的ITSO、有機銦、有機錫、氧化鋅、氮化鈦。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將第三布線層119形成為想要的形狀。注意，在圖22A中，參考數字Ctft17表示晶體管17的寄生電容元件，Cclkl表示輸出端子L和第一時鐘信號線CLK1的寄生電容元件，Cclk2表示輸出端子L和第二時鐘信號線CLK2的寄生電容元件。圖22A中的參考數字x表示在寄生電容元件Ctftl7中其上存在有源層的第一布線層的寬度。參考數字y表示在寄生電容元件Cclkl和Cclk2中在第一個布線層的上端和第二布線層的下端之間的距離。這里，在圖21中，由于使用第二布線層作為掩模形成有源層，所以依照第二布線層將它們形成一形狀。因此，將有源層形成為具有例如圍繞第二布線層的形狀。因而，提高覆蓋第二布線層的第三布線層的覆蓋度，并可以防止第三布線層的斷開。也就是說，因為例如當有源層的周界的形狀和第二布線層的周界的形狀相同或者幾乎相同時，或者當第二布線層圍繞有源層時，第二布線層上的層間薄膜的圓錐角比有源層形成為具有例如圍繞第二布線層的形狀的情況更尖銳。另外，在圖21中，電源線Vss、第一時鐘信號線CLK1、第二時鐘信號線CLK2的每個由布線層和有源層形成，它們被提供在基本上平行于電路10延展的方向(顯示為10ext)。因而，在提供多個電路10情況下，布線的長度增加并因此導線電阻增加，因而，可以防止故障和由電源線的電壓降引起的功耗增加。另外，可以抑制由信號波形的失真所引起的故障，電路正常地運行下電壓范圍的減少。電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2可以提供在形成電路10的元件的外面。另外，與第一時鐘信號線CLK1和第二時鐘信號線CLK2相對地提供電源線Vss。因而，可以防止電源線交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2；因而，可以防止電源線受時鐘信號線的噪音的影響并且可以減少故障。在圖21中，晶體管11的溝道長度方向(顯示為Chl)和晶體管12的溝道長度方向(顯示為Ch2)可以大體上垂直。對于該結構，可以最小化晶體管11和12占有的襯底的面積，并且減小電路規(guī)模。另外，晶體管13和16的溝道長度方向(顯示為Chl)可以大體上彼此平行。它們可以共用一個源電極或者一個漏電極。因而，可以最小化由晶體管13和16占用的襯底的面積，并且可以減小電路規(guī)模。另外，晶體管15和17的溝道長度方向(顯示為Ch2)可以大體上彼此平行，并且他們可以共用一個源電極或者一個漏電極。因而，可以最小化由晶體管15和17占用襯底的面積，并且可以減小電路規(guī)模。然后，描述設計晶體管13和17的形狀以保持電極SR的電位處在H水平從而根據圖23固定端子P和輸出端子L的電位的情況下電路10的頂視圖。圖23的頂視圖中顯示的電路10具有如圖21中的晶體管11,12,13,15,16,和17,電容元件14，端子P，電極SR，和輸出端子L，連接關系也相似；然而，晶體管13和17的第一布線層形狀不同。因而，當使晶體管13和17的第一個布線層的面積的平均數大于電路10的晶體管12中的第一布線層的面積時，可以使與電極SR有關的寄生電容的值較大；因而，優(yōu)選甚至在復位操作之后電極SR的電位可以維持在H電平上。另外,如圖23所示,在電路10中將電極SR做成曲線以便不形成線條形。因而,引導電極SR的長度比第k級的電路10(顯示為10k)和第(k+1)級的電路10(顯示為10k+1)之間的距離大。因此，可以提高與電極SR有關的寄生電容的值以便甚至在復位操作之后電極SR的電位維持在H水平。另外，圖23的頂視圖中顯示的電路10具有與圖21中不同的的輸出端子L交叉時鐘信號線的區(qū)域的結構。在圖23顯示的電路10中，在輸出端子L交叉時鐘信號線的區(qū)域中，用第三布線層形成輸出端子L，可以用第二布線層和有源層形成時鐘信號線。然后，參考圖24A和24B描述使用薄膜晶體管作為晶體管的情況下的沿圖23中的線a-a'和b-b'的橫剖面圖。圖24A和24B顯示的結構具有如圖22A和22B顯示的結構的襯底110、基膜111、第一布線層112、絕緣115、第二布線層116、層間薄膜117、和第三布線層119。另外，圖24A和24B顯示的結構具有連接第三布線層119和第二布線層116的觸點118a、和連接第三布線層119和第一布線層112的觸點118b。注意，在圖24A中，參考數字Ctftl7表示晶體管17的寄生電容元件，Cclkl表示輸出端子L和第一時鐘信號線CLKl的寄生電容元件，Cclk2表示輸出端子L和第二時鐘信號線CLK2的寄生電容元件。圖24A中的參考數字x表示在寄生電容元件Ctftl7中其上存在有源層的第一布線層的寬度。參考數字y表示在寄生電容元件Cclkl和Cclk2中在第一個布線層的上端和第二布線層的下端之間的距離。這里，寄生電容元件Ctftl7的電容值隨著x變大而變大。同時，寄生電容元件Cclkl和Cclk2的電容值隨y增大而變小。當如圖24A所示通過使x變大而增大寄生電容元件Ctftl7的電容值時，與電極SR有關的寄生電容值增加；因而，電極SR的電位維持在H電平上。另外，當如圖24B通過使y增大來減少寄生電容元件Cclkl和Cclk2的電容值時，可以減少由于通過寄生電容元件Cclkl和Cclk2的第一時鐘信號線CLK1和第二時鐘信號線CLK2的電位變化引起的輸出端子L的電位變化。因此，可以用第一布線層形成第一時鐘信號線CLK1和第二時鐘信號線CLK2。然后，參照圖25描述除去時鐘信號線和輸出端子L的交叉電容以便輸出端子L不受時鐘信號線的電位的變化的影響的情形的頂視圖。圖25的頂視圖顯示的電路10具有如圖21和圖23中的晶體管11,12,13,15,16,和17,電容元件14，端子P，電極SR，和輸出端子L，連接關系也相似；然而，第一時鐘信號線CLK1、第二時鐘信號線CLK2、和晶體管11和12的排列與圖21和圖23不同。在圖25中，電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2由第二布線層和有源層形成，并按照大體上平行于電路10延展的方向(顯示為10ext)提供。因而，在提供多個電路10情況下，引導布線的長度增加并因此導線電阻增加，因而，可以防止故障和由電源線的電壓降引起的功耗增加。另外，可以抑制由信號波形的失真所引起的故障，電路正常地運行下電壓范圍的減少。電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2可以提供在形成電路10的元件的外面。另外，電源線Vss、第一時鐘信號線CLK1和第二時鐘信號線CLK2相對于第一晶體管、第三晶體管、第二晶體管、和第四晶體管可以提供在與提供輸出端子L的側面相對的同一側面上。因而，可以防止輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2；因而，可以防止電源線受時鐘信號線的噪音的影響并且可以減少故障。另外，晶體管11的溝道長度方向(顯示為Chl)和晶體管12的溝道長度方向(顯示為Ch2)可以大體上平行。對于該結構，可以最小化晶體管11和12占有的襯底的面積，并可以減小電路規(guī)模，也可以防止輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2的區(qū)域的產生。然后，參考圖26描述底柵晶體管用作晶體管和有源層和布線層分別處理成想要形狀的情形的本發(fā)明的移位寄存器電路的情況下的頂視圖。在圖26中，僅僅描述第k級的電路10(顯示為10k)和第(k+l)級的電路10(顯示為10k+l)；然而，本發(fā)明不局限于此，電路10具有許多級。另外，圖26中的晶體管11,12,13,15,16,和17,電容元件14，和端子P分別對應于圖1B中的晶體管11,12,13,15,16,和17,電容元件14，和端子P。為了減少布局面積，布置在圖1A至1C的電路10外面的電極SR和輸出端子L布置在圖26的電路10的內部。注意在涉及本實施例方式的頂視圖中，由虛線指出的區(qū)域是在該區(qū)域上的層中具有另一個層的區(qū)域。然后，參考圖27A和27B描述使用薄膜晶體管作為晶體管的情況下的沿圖26中的線a-a'和b-b'的橫剖面圖。圖27A和27B顯示的結構具有襯底120、基膜121、第一布線層122、絕緣膜123、有源層124和125、第二布線層126、層間薄膜127、和第三布線層129。另外，圖27A和27B顯示的結構具有連接第三布線層129和第二布線層126的觸點128a、和連接第三布線層129和第一布線層122的觸點128b。將逐步地描述圖27A和27B顯示的結構。首先，襯底120可以是由鋇硼硅玻璃、鋁硼硅玻璃等等形成的玻璃襯底；石英襯底、硅襯底、金屬襯底、不銹鋼襯底、或者塑料襯底。另外，可以通過CMP等等拋光襯底120以平面化襯底120的表面。然后，在襯底120上形成基膜121?；?21可以通過已知的方法例如CVD、等離子體CVD、濺射、或者旋涂由氮化鋁(A1N)、氧化硅(SiO2)、氮氧化硅(SiOxNy)等等的單層或者疊層形成。注意基膜121具有阻擋雜質例如污染物進入襯底120的作用。當不形成基膜121時，簡化制造工藝，并降低成本。然后，在襯底120或者基膜121上形成第一布線層122。這里，可以通過光刻法、液滴釋放方法、印刷方法等等將第一布線層122形成為想要的形狀。然后，在襯底120、基膜121、或者第一布線層122上形成絕緣膜123。這里，絕緣膜123可以由氧化硅(Si02)或者氮氧化硅(SiOxNy)形成。然后，在襯底120、基膜121、第一布線層122、或者絕緣膜123上形成有源層124和125。這里，有源層124和125可以由非晶硅(a-Si)形成，可以在相同的薄膜形成裝置中連續(xù)地形成有源層124和125。有源層125具有比有源層124高的導電率。注意溝道區(qū)、具體地說有源層124、和絕緣膜123之間的分界面附近的區(qū)域可以比有源層124的其它區(qū)域更致密。因而，可以抑制晶體管的退化，可以加速有源層124的薄膜形成率；因而，提高產量。在襯底120、基膜121、第一布線層122、絕緣膜123、或者有源層124和125上形成第二布線層126。這里，包含作為主要成分的金屬粒子例如Ag(銀)、Au(金)、Cu(銅)、W(鎢)、或者Al(鋁)的合成物可以用作用于形成第二布線層126的材料。另外，可以結合透光材料例如氧化銦錫(ITO)、包含氧化銦錫和氧化硅的ITSO、有機銦、有機錫、氧化鋅、氮化鈦。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將第二布線層126形成為想要的形狀。然后，在襯底120、基膜121、第一布線層122、絕緣膜123、或者有源層124和125、或者第二布線層126上形成層間薄膜127。這里，層間薄膜127可以由絕緣材料例如氧化硅、硅樹脂氮化物、氮氧化硅、氧化鋁、氮化鋁、氮氧化鋁或者其他的無機絕緣材料；丙烯酸或者甲基丙烯酸，或者其衍生物；耐熱聚合物例如聚酰亞胺、芳香族聚酰胺、聚苯并咪唑；或者硅氧烷樹脂形成。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將層間薄膜127處理為想要的形狀。當層間薄膜由感光性或者非感光材料例如丙烯酸或者聚酰亞胺形成時，層間薄膜具有彎曲側面，其中曲率半徑連續(xù)地改變，優(yōu)選在不分開的情況下形成在其上的薄膜。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將層間薄膜127處理為想要的形狀。這里，可以處理層間薄膜127以便在如同觸點128a一樣刻蝕布線層126同時也如同觸點128b一樣處理絕緣膜123之前結束刻蝕。然后，形成第二布線層126以便第二布線層126連接到第一布線層122。在襯底120、基膜121、第一布線層122、絕緣膜123、有源層124和125、第二布線層126或者層間薄膜127上形成第三布線層129。這里，包含金屬粒子例如Ag(銀)、Au(金)、Cu(銅)、W(鎢)、或者Al(鋁)作為主要組分的合成物用作形成第三布線層129的材料。另外，可以結合透光材料例如氧化銦錫(ITO)、包含氧化銦錫和氧化硅的ITSO、有機銦、有機錫、氧化鋅、氮化鈦。另外，可以通過光刻法、液滴釋放方法、印刷方法等等將第三布線層129形成為想要的形狀。注意，在圖27A中，參考數字ctftl7表示晶體管17的寄生電容元件，Cclkl表示輸出端子L和第一時鐘信號線CLK1的寄生電容元件，Cclk2表示輸出端子L和第二時鐘信號線CLK2的寄生電容元件。圖27A中的參考數字x表示在寄生電容元件Ctftl7中其上存在有源層的第一布線層的寬度。參考數字y表示在寄生電容元件Cclkl和Cclk2中在第一個布線層的上端和第二布線層的下端之間的距離。這里，為了增加y，在線b-b'的截面圖中輸出端子L交叉第一時鐘線CLK1和第二時鐘信號線CLK2的區(qū)域中，可以形成有源層124和125。由于在圖26中使用不同的掩模分別形成有源層和第二布線層，所以具有有源層的區(qū)域不必形成在除了其中的晶體管區(qū)域之外的第二布線層中。另外，如同在圖26中輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2的區(qū)域一樣，有源層可以形成在除了晶體管區(qū)域之外的第二布線層中。另外，在圖26中，電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2的每個由布線層和有源層形成，并按照大體上平行于電路10延開的方向(顯示為10ext)提供。因而，在提供多個電路10情況下，引導布線的長度增加并因此導線電阻增加，因而，可以防止故障和由電源線的電壓降引起的功耗增加。另外，可以抑制由信號波形的失真所引起的故障，電路正常地運行下電壓范圍的減少。電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2可以提供在形成電路10的元件的外面。另外，與第一時鐘信號線CLK1和第二時鐘信號線CLK2相對地提供電源線Vss。因而，可以防止電源線交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2；因而，可以防止電源線受時鐘信號線的噪音的影響并且可以減少故障。在圖26中，晶體管11的溝道長度方向(顯示為Chl)和晶體管12的溝道長度方向(顯示為Ch2)可以大體上垂直。對于該結構，可以最小化晶體管11和12占有的襯底的面積，并且減小電路規(guī)模。另外，晶體管13和16的溝道長度方向(顯示為Chl)可以大體上彼此平行；它們可以共用一個源電極或者一個漏電極。因而，可以最小化由晶體管13和16占用的襯底的面積，并且可以減小電路規(guī)模。另外，晶體管15和17的溝道長度方向(顯示為Ch2)可以大體上彼此平行，并且它們可以共用一個源電極或者一個漏電極。因而，可以最小化由晶體管15和17占用的襯底的面積，并且可以減小電路規(guī)模。然后，參考圖28描述設計晶體管13和17的形狀以保持電極SR的電位處在H水平從而固定端子P和輸出端子L的電位的情況下電路10的頂視圖。圖28的頂視圖中顯示的電路10具有如圖26中的晶體管11,12,13,15,16,和17,電容元件14，端子P，電極SR，和輸出端子L，連接關系也相似；然而，晶體管13和17的第一布線層形狀不同。因而，當使晶體管13和17的第一個布線層的面積的平均數大于電路10的晶體管12中的第一布線層的面積時，可以使與電極SR有關的寄生電容的值較大；因而，優(yōu)選甚至在復位操作之后電極SR的電位可以維持在H電平上。另外,如圖28所示,在電路10中將電極SR做成曲線以便不形成線條形。因而,引導電極SR的長度比第k級的電路10(顯示為10k)和第(k+1)級的電路10(顯示為10k+1)之間的距離大。因此，可以提高與電極SR有關的寄生電容的值以便甚至在復位操作之后電極SR的電位維持在H水平。另外，圖28的頂視圖中顯示的電路10具有與圖26中不同的輸出端子L交叉時鐘信號線的區(qū)域的結構。在圖28顯示的電路10中，在輸出端子L交叉時鐘信號線的區(qū)域中，用第三布線層形成輸出端子L，可以用第二布線層形成時鐘信號線。然后，參考圖29A和29B描述使用薄膜晶體管作為晶體管的情況下的沿圖28中的線a-a'和b-b'的橫剖面圖。圖29A和29B顯示的結構具有如圖27A和27B顯示的結構的襯底120、基膜121、第一布線層122、絕緣膜123、有源層124和125、第二布線層126、層間薄膜127、和第三布線層129。另外，圖29A和29B顯示的結構具有連接第三布線層129和第二布線層126的觸點128a、連接第三布線層129和第一布線層122的觸點128b。注意，在圖29A中，參考數字ctftl7表示晶體管17的寄生電容元件，Cclkl表示輸出端子L和第一時鐘信號線CLK1的寄生電容元件，Cclk2表示輸出端子L和第二時鐘信號線CLK2的寄生電容元件。圖29A中的參考數字x表示在寄生電容元件Ctftl7中其上存在有源層或者第二布線層的第一布線層的寬度。參考數字y表示在寄生電容元件Cclkl和Cclk2中在第一個布線層的上端和第二布線層的下端之間的距離。這里，寄生電容元件Ctftl7的電容值隨x增大而變大。同時，寄生電容元件Cclkl和Cclk2的電容值隨y增大而變小。當寄生電容元件ctftl7的電容值如圖29A所示隨x增大而增加時，與電極SR有關的寄生電容值增加；因而，電極SR的電位維持在H電平上。另外，當如圖29B通過使y增大來減少寄生電容元件Cclkl和Cclk2的電容值時，可以減少由于通過寄生電容元件Cclkl和Cclk2的第一時鐘信號線CLK1和第二時鐘信號線CLK2的電位變化引起的輸出端子L的電位變化。注意，因此，有源層和第一布線層不必要形成在第一時鐘信號線CLK1和第二時鐘信號線CLK2的下面。另外，可以用第一布線層形成第一時鐘信號線CLK1和第二時鐘信號線CLK2。然后，參照圖30描述除去時鐘信號線和輸出端子L的交叉電容以便輸出端子L不受時鐘信號線的電位的變化的影響的情形的頂視圖。圖30的頂視圖顯示的電路10具有如圖26和圖28中的晶體管11,12,13,15,16,和17,電容元件14，端子P，電極SR，和輸出端子L，連接關系也相似；然而，第一時鐘信號線CLK1、第二時鐘信號線CLK2、和晶體管11和12的排列與圖26和圖28不同。在圖30中，電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2由第二布線層形成，它們被提供在基本上平行于電路10延展的方向(顯示為10ext)。因而，在提供多個電路10情況下，引導布線的長度增加并因此導線電阻增加，因而，可以防止故障和由電源線的電壓降引起的功耗增加。另外，可以抑制由信號波形的失真所引起的故障，電路正常地運行下電壓范圍的減少。電源線Vss、第一時鐘信號線CLK1、和第二時鐘信號線CLK2可以提供在形成電路10的元件的外面。另外，電源線Vss、第一時鐘信號線CLK1和第二時鐘信號線CLK2相對于第一晶體管、第三晶體管、第二晶體管、和第四晶體管可以提供在與提供輸出端子L的側面相對的同一側面上。因而，可以防止輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2；因而，可以防止電源線受時鐘信號線的噪音的影響并且可以減少故障。另外，晶體管11的溝道長度方向(顯示為Chl)和晶體管12的溝道長度方向(顯示為Ch2)可以大體上平行。對于該結構，可以最小化晶體管11和12占有的襯底的面積，并可以減小電路規(guī)模，也可以防止輸出端子L交叉第一時鐘信號線CLK1和第二時鐘信號線CLK2的區(qū)域的產生。實施例模式5在本實施例模式中，描述通過實施例模式1至4描述的使用本發(fā)明的移位寄存器電路的顯示面板的配置例子、和使用本發(fā)明的移位寄存器電路的整體顯示器件。注意在說明書中，顯示面板涉及用于顯示靜止圖像或者活動圖像的器件，其具有其中像素排列(像素區(qū)域)在襯底例如玻璃襯底、塑料襯底、石英襯底、硅襯底上的區(qū)域。另外，顯示器件涉及用于在顯示面板上顯示圖像的系統(tǒng)化器件，其具有用于將從外部輸入的導電信號轉換為分別地控制像素的光學狀態(tài)的數據信號的電路，驅動電路用于按時間劃分數據信號并將它們寫入像素。另外，顯示器件包括用于處理數據信號的電路從而使圖像最佳地顯示在顯示面板上。本發(fā)明的移位寄存器電路用作形成顯示器件的驅動電路的一部分。另外，考慮生產率、生產成本、可靠性等等，多種方法用于將本發(fā)明的移位寄存器電路設置到顯示器件。這里，參照圖31A至31E描述用于將本發(fā)明的移位寄存器電路設置到顯示器件的方法的例子。圖31A說明是外圍驅動器電路的數據線驅動器和掃描線驅動器與具有像素區(qū)域的襯底結合的情形的顯示面板。圖31A顯示的顯示面板200a包括像素區(qū)域201a、數據線驅動器202a、掃描線驅動器203a、和連接線襯底204a。像素區(qū)域201a是其中排列像素的區(qū)域；像素陣列可以是帶狀型或者三角型。另外，像素區(qū)域201a可以包括是用于將分別控制光學狀態(tài)的數據信號寫入像素的布線的數據信號線。另外，像素區(qū)域201a可以包括是用于選擇像素列到用于分別地控制光學狀態(tài)的數據信號的布線的掃描線。數據線驅動器202a說明用于根據待顯示在像素區(qū)域201a上的圖像控制數據信號線的電狀態(tài)的電路。數據線驅動器202a可以具有本發(fā)明的移位寄存器電路以便通過依據時間分隔劃分它們控制許多信號數據線。掃描線驅動器203a是用于控制掃描線的電狀態(tài)的電路，掃描線是用于將像素列選擇到用于分別地控制光學狀態(tài)的數據信號的布線。掃描線驅動器203a可以具有用于順序掃描許多掃描線，選擇像素列至用于分別控制光狀態(tài)的數據信號、將數據信號寫入像素，從而在像素區(qū)域201a上顯示圖像的本發(fā)明的移位寄存器電路。連接布線襯底204a是擁有用于將顯示面板200a連接至用于驅動顯示面板200a的外部電路的布線的襯底。當連接布線襯底204a由聚酰亞胺等的柔性襯底形成時，較容易地將顯示面板200a設置在具有可移動部分的外殼中。另外，當具有顯示面板200a的外殼受到強烈地沖擊時，如果連接布線襯底204a是柔性的，沖擊被連接布線襯底204a吸引；因而，有由連接部分205a剝落導致斷路的危險降低。在圖31A顯示的顯示面板200a中，數據線驅動器202a和掃描線驅動器203a與擁有像素區(qū)域201a的襯底結合；因而，可以降低生產成本，因為連接點的數目小所以可以增加抗沖擊力。圖31B說明是外圍驅動器電路的掃描線驅動器與擁有像素區(qū)域的襯底結合的情形的顯示面板，在襯底上提供數據線驅動器作為制造在單晶襯底上的IC(該方法也稱為COG)。圖31B顯示的顯示面板200b包括像素區(qū)域201b、數據線驅動器202b、掃描線驅動器203b、和連接布線襯底204b。像素區(qū)域201b是其中排列像素的區(qū)域；像素陣列可以是帶狀型或者三角型。另外，像素區(qū)域201b可以包括是用于將分別控制光學狀態(tài)的數據信號寫入像素的布線的數據信號線。另外，像素區(qū)域201b可以包括是用于選擇像素列至用于分別地控制光學狀態(tài)的數據信號的布線的掃描線。數據線驅動器202b說明用于根據待顯示在像素區(qū)域201b上的圖像控制數據信號線的電狀態(tài)的電路。數據線驅動器202b可以具有本發(fā)明的移位寄存器電路以便通過依據時間分隔劃分它們來控制許多信號數據線。掃描線驅動器203b是用于控制掃描線的電狀態(tài)的電路，掃描線是用于將像素列選擇到用于分別地控制光學狀態(tài)的數據信號的布線。掃描線驅動器203b可以具有用于連續(xù)掃描許多掃描線，選擇像素列至用于分別地控制光學狀態(tài)的數據信號，和將數據信號寫入像素，從而在像素區(qū)域201b上顯示圖像的本發(fā)明的移位寄存器電路。連接布線襯底204b是擁有用于將顯示面板200b連接至用于驅動顯示面板200b的外部電路的布線的襯底。當連接布線襯底204b由聚酰亞胺等的柔性襯底形成時較容易將顯示面板200b設置在具有可移動部分的外殼中。另外，當具有顯示面板200b的外殼受到強烈地沖擊時，如果連接布線襯底204b是柔性的，沖擊被連接布線襯底204b吸引；因而，由連接部分205b剝落導致斷路的危險降低。在圖31B顯示的顯示面板200b中，掃描線驅動器203b與擁有像素區(qū)域201b的襯底結合；因而，可以降低生產成本，因為連接點的數目小所以可以增加抗沖擊力。另外，由于設置使用單晶襯底制造的IC作為數據線驅動器202b，因此可以使晶體管特性非常小的變化制造顯示面板；因而，可以提高顯示器件的產量。另外，由于降低工作電壓，所以可以降低功耗。圖31C說明在擁有像素區(qū)域的襯底上制造是外圍驅動器電路的數據線驅動器和掃描線驅動器作為單晶襯底上的IC，從而完成COG的情形的顯示面板。圖31C顯示的顯示面板200c包括像素區(qū)域201c、數據線驅動器202c、掃描線驅動器203b、和連接布線襯底204c。像素區(qū)域201c是其中排列像素的區(qū)域；像素陣列可以是帶狀型或者三角型。另外,該像素區(qū)域201c可以包括是用于將分別地控制光學狀態(tài)的數據信號寫入像素的布線的數據信號線。另外，像素區(qū)域201c可以包括是用于選擇像素列至用于分別地控制光學狀態(tài)的數據信號的布線的掃描線。數據線驅動器202c說明用于根據待顯示在像素區(qū)域201c上的圖像控制數據信號線的電狀態(tài)的電路。數據線驅動器202c可以具有本發(fā)明的移位寄存器電路以便通過依據時間分隔劃分它們來控制許多信號數據線。掃描線驅動器203c是用于控制掃描線的電狀態(tài)的電路，掃描線是用于將像素列選擇到用于分別地控制光學狀態(tài)的數據信號的布線。掃描線驅動器203c可以具有用于連續(xù)掃描許多掃描線，選擇像素列至用于分別地控制光學狀態(tài)的數據信號，和將數據信號寫入像素，從而在像素區(qū)域201c上顯示圖像的本發(fā)明的移位寄存器電路。連接布線襯底204c是擁有用于將顯示面板200c連接至用于驅動顯示面板200c的外部電路的布線的襯底。當連接布線襯底204c由聚酰亞胺等的柔性襯底形成時，較容易地將顯示面板200c設置在具有可移動部分的外殼中。另外，當具有顯示面板200c的外殼受到強烈沖擊時，如果連接線襯底204c是柔性的，沖擊被連接布線襯底204c吸引；因而，由連接部分205c剝落導致斷路的危險降低。另外，由于設置圖31C顯示的顯示面板作為使用單晶襯底制造的IC,設置IC作為數據線驅動器202c和掃描線驅動器203c,可以使晶體管特性非常小地變化來制造顯示面板；因而，可以提高顯示器件的產量。另外，由于降低工作電壓，所以可以降低功耗。圖31D說明是外圍驅動器電路的掃描線驅動器與擁有像素區(qū)域的柔性襯底結合的情形的顯示面板，數據線驅動器作為制造在單晶襯底上的IC被提供在柔性襯底上并且與其連接(該方法也稱為TAB)。圖31D顯示的顯示面板200d包括像素區(qū)域201d、數據線驅動器202d、掃描線驅動器203b、和連接布線襯底204d。像素區(qū)域201d是其中排列像素的區(qū)域；像素陣列可以是帶狀型或者三角型。另外，像素區(qū)域201d可以包括是用于將分別控制光學狀態(tài)的數據信號寫入像素的布線的數據信號線。另外，像素區(qū)域201d可以包括是用于選擇像素列至用于分別地控制光學狀態(tài)的數據信號的布線的掃描線。數據線驅動器202c表示根據將在像素區(qū)域201d上顯示的圖像控制數據信號線電狀態(tài)的電路。數據線驅動器202d具有本發(fā)明的移位寄存器電路，以便控制通過時間間隔將其分開的多個信號數據線。掃描線驅動器203d是用于控制掃描線電狀態(tài)的電路，其是用于選擇像素列至單獨控制光學狀態(tài)的數據信號的的布線。掃描線驅動器203d具有本發(fā)明的移位寄存器，用于順序地連續(xù)掃描多個掃描線，選擇像素列至用于單獨控制光學狀態(tài)的數據信號，并且將數據信號彎曲移動(writhing)到像素中，從而在像素區(qū)201d上顯示圖像。連接布線襯底204d是提供有用于將顯示面板200d連接到用于驅動顯示面板200d的外部電路的布線的襯底，當連接布線襯底204d由聚酰亞胺等的柔性襯底形成時，較容易將顯示面板200d安裝在具有可移動部件的外殼中。而且，當劇烈地沖擊具有顯示面板200d的外殼時，如果連接布線襯底204d是柔性的，則該沖擊可由連接布線襯底204d吸收；由此，由剝離連接部分205d而導致的斷路的危險降低。在圖31D顯示的顯示面板200d中，掃描線驅動器203c與擁有像素區(qū)域201b的襯底結合；因而，可以降低生產成本，因為連接點的數目小所以可以增加抗沖擊力。另外，由于設置使用單晶襯底制造的IC作為數據線驅動器202d，因此可以使晶體管特性非常小的變化制造顯示面板；因而，可以提高顯示器件的產量。另外，由于降低工作電壓，所以可以降低功耗。另外，由于數據線驅動器202d連接在連接布線襯底204d上，所以可以減小除像素區(qū)域201d以外的顯示面板200d中的區(qū)域(也稱為框架)，從而顯示器件可以具有較高的增加值。另外,如果該連接布線襯底是柔性的，當具有顯示面板200d的外殼受到強烈沖擊時，連接布線襯底204d吸收數據線驅動器204d上的沖擊；因而，由于從連接布線襯底204d剝離數據線驅動器202d而導致斷路的危險降低。圖31E說明在擁有稱為TAB的像素區(qū)域的襯底上制造是外圍驅動器電路的數據線驅動器和掃描線驅動器作為單晶襯底上的IC。圖31E顯示的顯示面板200e包括像素區(qū)域201e、數據線驅動器202e、掃描線驅動器203e、和連接布線襯底204e。像素區(qū)域201e是其中排列像素的區(qū)域；該像素陣列可以是帶狀型或者三角型。另外，像素區(qū)域201e可以包括是用于將分別控制光學狀態(tài)的數據信號寫入像素的布線的數據信號線。另外，像素區(qū)域201e可以包括是用于選擇像素列至用于分別地控制光學狀態(tài)的數據信號的布線的掃描線。數據線驅動器202e說明用于根據待顯示在像素區(qū)域201e上的圖像控制數據信號線的電狀態(tài)的電路。數據線驅動器202e可以具有本發(fā)明的移位寄存器電路以便通過依據時間分隔劃分它們來控制許多信號數據線。掃描線驅動器203e是用于控制掃描線的電狀態(tài)的電路，掃描線是用于將像素列選擇到用于分別地控制光學狀態(tài)的數據信號的布線。掃描線驅動器203e可以具有根據本發(fā)明的移位寄存器電路，用于連續(xù)掃描許多掃描線，選擇像素列至用于分別地控制光學狀態(tài)的數據信號，和將數據信號寫入像素，從而在像素區(qū)域201e上顯示圖像。連接布線襯底204e是擁有用于將顯示面板200e連接至用于驅動顯示面板200e的外部電路的布線的襯底。當連接布線襯底204e由聚酰亞胺等的柔性襯底形成時，較容易地將顯示面板200e設置在具有可移動部分的外殼中。另外，當具有顯示面板200e的外殼受到強烈地沖擊時，如果連接布線襯底204e是柔性的，沖擊被連接布線襯底204e吸收；因而，由連接部分205e的剝離導致斷路的危險降低。由于設置使用單晶襯底制造的IC作為圖31E顯示的顯示面板200e中的數據線驅動器202e和掃描線驅動器203e，可以使晶體管特性非常小的變化來制造顯示面板；因而，可以提高顯示器件的產量。另外，由于降低運行電壓，所以可以降低功耗。另外，由于數據線驅動器202e連接在連接布線襯底204e上，所以可以減少顯示面板200e的框架，從而顯示器件可以具有較高的增加值。另外,如果該連接布線襯底204e是柔性的，當具有顯示面板200e的外殼受到強烈沖擊時，連接布線襯底204e吸收數據線驅動器204e上的沖擊；因而，由于從連接布線襯底204e剝離數據線驅動器202e和掃描線驅動器203e而導致斷路的危險降低。因而，本發(fā)明的晶體管可以是任何種類的晶體管和形成在任何種類的襯底上。本發(fā)明的移位寄存器電路可以形成在玻璃襯底、塑料襯底、單晶襯底、SOI襯底、或者任何其他的襯底上。本發(fā)明的移位寄存器電路的一部分可以形成在一個襯底上同時本發(fā)明的移位寄存器電路的另一部分可以形成在另外一個襯底上。也就是說，不要求本發(fā)明的全部的移位寄存器電路形成在相同的襯底上。然后，參考圖32描述包括本發(fā)明的移位寄存器電路的顯示器件的配置實例。圖32顯示的顯示器件220具有圖31A至31E的顯示面板200、外部驅動電路221、和連接布線襯底204。顯示面板200具有像素區(qū)域201、數據線驅動器202、和掃描線驅動器203。由于上面已經描述了顯示面板200，所以這里不描述細節(jié)。然而，自然地，可以依據多種方法設置圖32顯示的顯示器件220、數據線驅動器202和掃描線驅動器203。外部驅動電路221包括控制電路210、圖像數據轉換電路211、和電源電路212。另外，電源電路212可以擁有用于控制/圖像數據轉換電路的電源CV、用于驅動器的電源DV、用于像素電路的電源PV。注意，不需要根據像素區(qū)域201的配置將用于像素電路的電源PV提供于電源電路212。連接布線襯底204可以通過連接部分205電連接至顯示面板200，并可以通過連接器213電連接至外部驅動電路221。另外，為了對應于如圖33所示的具有大的像素區(qū)域的顯示面板，多個數據線驅動器202(202-1,202-2,202-3,和202-4)、多個掃描線驅動器203(203-1,203-2,203-3和203-4)、多個連接布線襯底204(204-1,204-2,204-3,204-4,204-5,204-6,204-7,和204-8)可以用于一個顯示面板200和一個像素區(qū)域201。這里，在圖33中，顯示使用四個數據線驅動器202和四個掃描線驅動器203的情形作為實例；然而，數據線驅動器202和掃描線驅動器203的數目沒有具體限制，可以使用作何數量。當數據線驅動器202和掃描線驅動器203的數量較小時，IC和連接點的數目較少；因而，可以提高可靠性并降低生產成本。當數據線驅動器202和掃描線驅動器203的數目較大時，每個驅動器需要的性能下降，因此可以提高產量。注意連接布線襯底204的數目優(yōu)選兩個或多個，數據線驅動器202和掃描線驅動器的各數目較少。當連接布線襯底204的數目大于驅動器的各數目時，接觸點的數目增加；因而，當接觸點的數目增加時，接觸點處斷開的缺陷增加。在圖32中，控制電路210連接到圖像數據轉換電路211和電源電路212。另外，控制電路210通過連接器213、連接布線襯底204、和連接部分205連接到數據線驅動器202和掃描線驅動器203。另外，圖像數據轉換電路211連接到輸入圖像數據的輸入端子。另外，圖像數據轉換電路211通過連接器213、連接布線襯底204、和連接部分205連接到數據線驅動器202。另外，電源電路212為每個電路提供電源，電源電路212中用于控制/圖像數據轉換電路的電源CV連接到控制電路210和圖像數據轉換電路211，用于驅動器的電源DV通過連接器213、連接線襯底204、和連接部分205連接到數據線驅動器202和掃描線驅動器203；用于像素電路的電源PV通過連接器213、連接線襯底204、和連接部分205連接到像素區(qū)域201。從電源CV提供給控制電路210和圖像數據轉換電路211的電壓優(yōu)選盡可能地低，因為它們控制電路210，并且圖像數據轉換電路211實施邏輯運算，因而，希望是大約3V。另外，為了降低功耗，從用于驅動器的電源DV的電壓優(yōu)選盡可能地低，例如，當IC用于數據線驅動器202和掃描線驅動器203時。希望電壓大約為3V。另外，數據線驅動器202和掃描線驅動器203與顯示面板200結合，希望施加具有大約為晶體管閾值電壓的兩倍至三倍高的增幅的電壓。因而，可以安全地運行該電路同時抑制功耗增加。控制電路210可以具有這樣的配置以致于實施產生提供給數據線驅動器202和掃描線驅動器95的時鐘的操作、產生并且供給定時脈沖的操作。另外，控制電路210可以具有這樣的配置以致于實施產生提供給圖像數據轉換電路的時鐘的操作、產生將轉換圖像數據輸出至數據線驅動器202的定時脈沖的操作等。電源電路212可以具有這樣的配置以便當例如不需要運行圖像數據轉換電路211、數據線驅動器202、和掃描線驅動器203時停止向每個電路供應電壓的操作，從而降低功耗。當圖像數據向圖像數據轉換電路211輸入時，圖像數據轉換電路211根據從控制電路210提供信號的時間將圖像數據轉換為輸入至數據線驅動器202的數據，然后，向數據線驅動電路202輸出該數據。具體地說，可以使用其中將用圖像變換電路211將具有模擬信號的圖像數據輸入變?yōu)閿底中盘?，然后，將數字信號的圖像數據輸出至數據線驅動器202的配置。數據線驅動器202可以具有這樣的配置以致根據時鐘信號和來自于控制電路210的定時脈沖運行本發(fā)明的移位寄存器；利用時間分隔接受向數據線驅動器202輸入的圖像數據；和根據已經接受的數據向許多數據線輸出具有模擬值的數據電壓或者數據電流?？梢砸罁碜杂诳刂齐娐?101的閂鎖脈沖實施輸出到數據線的數據電壓或者電流的更新。另外，為了復位本發(fā)明的移位寄存器電路，可以輸入用于復位操作的信號。另外，為了向本發(fā)明的移位寄存器電路中的晶體管施加反向偏置，可以輸入用于施加反向偏置的信號。根據輸出到數據線的數據電壓或者數據電流的更新，掃描線驅動器203響應來自于控制電路210的時鐘信號和定時脈沖運行本發(fā)明的移位寄存器以連續(xù)地掃描掃描線29。這里，為了復位本發(fā)明的移位寄存器電路，可以輸入用于復位操作的信號。另外，為了向本發(fā)明的移位寄存器電路中的晶體管施加反向偏置，可以輸入用于施加反向偏置的信號。注意圖32和圖33中說明將掃描線驅動器203配置在一側的實例；然而，掃描線驅動器203可以配置在每一側上來代替一側。在將掃描線驅動器203配置在每一側上的情況下，當設置在電子器件上時完成顯示器件的左右平衡，因此有利于增加排列的自由度。實施例模式6在本實施例模式中，參考圖34A至34H描述通過使用本發(fā)明的移位寄存器獲得的電子器件。本發(fā)明可以用于多種電子器件。具體地說，本發(fā)明可以用于電子器件的顯示器件。如所指的電子器件，可以列出照相機例如攝影機和數字照相機；護目型顯示器；導航系統(tǒng)；音頻再現器件(汽車音響、音頻元件等)；計算機；游戲機；攜帶式信息端子(移動電腦、蜂窩電話、便攜式游戲機、電子圖書等等)；包括記錄媒體的圖像再現器件(具體地說，能夠再現記錄媒體例如數字通用磁盤(DVD)的內容和具有可以顯示數據圖像的顯示器件的裝置)；等等。圖34A顯示包括外殼3001、支架3002、顯示區(qū)3003、揚聲器單元3004、視頻輸入端子3005等等的電視接收機。本發(fā)明的顯示器件可以用于顯示區(qū)3003。例如，由于電視接收器需要大的顯示區(qū)，因此圖33顯示的顯示器件。注意顯示器件包括，尤其，用于顯示信息的全部發(fā)光器件，例如，用于個人計算機，用于TV廣播接收，或者用于廣告顯示。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3003，從而獲得非?？煽康碾娮悠骷踔廉斒艿皆胍衾缤獠侩姶挪ǜ蓴_時幾乎不出現故障，其中可以運行反向偏置應用。圖34B顯示包括主體3101、顯示區(qū)3102、圖像接收部分3103、操作鍵3104、外接端口3205、快門3106等等的數字照相機。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3102，從而獲得非?？煽康臄底终障鄼C，即使當受到噪音例如外部電磁波干擾時幾乎沒有故障，其中能夠運行反向偏置應用。圖34C顯示包括主體3201、外殼3202、顯示區(qū)3203、鍵盤3204、外接端口3205、點擊鼠標3206等的計算機。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3203，從而獲得非?？煽康挠嬎銠C，即使當受到噪音例如外部電磁波干擾時幾乎沒有故障，其中能夠運行反向偏置應用。圖34D顯示包括主體3301、顯示區(qū)3302、開關3303、操作鍵3304、紅外端口3305等等的移動計算機。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3302，從而獲得非?？煽康囊苿佑嬎銠C，即使當受到噪音例如外部電磁波干擾時幾乎沒有故障，其中能夠運行反向偏置應用。圖34E顯示裝載有記錄媒體(DVD，等等)的移動圖像再現裝置(具體地說，DVD再現裝置)，包括主體3401、外殼3402、顯示區(qū)A3403、顯示區(qū)B3404、記錄媒體讀取部分3405，操作鍵3406，揚聲器單元3407等。顯示區(qū)A3403主要顯示圖像信息，而顯示區(qū)B主要顯示文字信息。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)A3403和顯示區(qū)B3404，從而獲得非?？煽康膱D像再現裝置，即使當受到噪音例如外部電磁波干擾時幾乎沒有故障，其中能夠運行反向偏置應用。圖34F顯示包括主體3501、顯示區(qū)3502、和支架部分3503的護目型顯示器?？梢酝ㄟ^將以上所述實施例模式的任何一個描述的顯示器件應用于顯示區(qū)3502來制造護目型顯示器。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3502，從而獲得非?？煽康淖o目型顯示器，即使當受到噪音例如外部電磁波干擾時幾乎不出現故障，其中可以運行反向偏置應用。圖34G顯示包括主體3601、顯示區(qū)3602、外殼3603、外接端口3604、遠程控制器接收部分3605、圖像接收部分3606、電池3607、音頻輸入部分3608、操作鍵3609等等的攝像機。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3602，從而獲得非常可靠的攝影機，即使當受到噪音例10外部攝影機干擾時幾乎沒有故障，其中能夠運行反向偏置應用。圖34H顯示包括主體3701、外殼3702、顯示區(qū)3703、音頻輸入部分3704、音頻輸出部分3705、操作鍵3706、外接端口3707、天線3708等等的蜂窩電話。使用本發(fā)明的移位寄存器電路的顯示器件可以用于顯示區(qū)3703，從而獲得非?？煽康姆涓C電話，即使當受到噪音例如外部移動電話干擾時幾乎沒有故障，其中能夠運行反向偏置應用。因而，本發(fā)明可以用于所有領域的電子器件。本申請基于2005年12月28日在日本專利局提交的日本專利申請序列號No.2005-378262，其整個內容以引用的形式并入。當前第1頁1 2 3 當前第1頁1 2 3