本發(fā)明涉及圖像處理及顯示技術(shù)領(lǐng)域，特別涉及一種可編程邏輯器件及其亞像素下采樣方法和相關(guān)應(yīng)用。

背景技術(shù)：

現(xiàn)代平板顯示器大多采用空間法合成顏色，顯示器上的每個像素包含能夠產(chǎn)生三基色的亞像素。當(dāng)亞像素間距足夠小時，就會發(fā)生色彩混合現(xiàn)象呈現(xiàn)出各種不同顏色。LED全彩顯示屏的亞像素對應(yīng)著不同基色(例如紅、綠、藍三基色)的發(fā)光二極管，在驅(qū)動信號的控制下，三基色通過色彩混合呈現(xiàn)出各種不同的顏色并構(gòu)成一個LED像素。在LED顯示屏顯示圖像過程中，視頻源的像素數(shù)據(jù)可以一對一完整地映射到LED顯示屏上。

LED全彩顯示屏以其發(fā)光亮度高、成像面積大等優(yōu)點，幾乎占據(jù)了整個戶內(nèi)外大型顯示領(lǐng)域。然而受技術(shù)水平、制造工藝和成本等多方面的限制使得像素間距大、分辨率低成為制約其發(fā)展的主要障礙，也導(dǎo)致LED顯示屏難以達到類似LCD、PDP平板顯示器的高分辨率與清晰度。因此，如何在有限的成本或者較低分辨率的LED顯示屏上顯示出高清晰、高分辨率畫面時LED顯示領(lǐng)域研究的主要方向之一。

為實現(xiàn)高分辨率LED顯示，現(xiàn)有技術(shù)有提出LED亞像素復(fù)用技術(shù)； 然而亞像素復(fù)用技術(shù)只是增加了系統(tǒng)的可尋址性、提高了可顯示圖像的規(guī)模，但是會導(dǎo)致圖像產(chǎn)生模糊效應(yīng)，從而不能有效提高圖像清晰度。

現(xiàn)有技術(shù)也有提出直接亞像素下采樣技術(shù)，其把單基色亞像素看作是全彩色像素作為尋址的基本單元，在只考慮亮度的情況下，可以顯著提高系統(tǒng)的采樣率，顯示出更加細膩、清晰的畫面，增加系統(tǒng)的感知分辨率；然而，由于人眼視覺系統(tǒng)的空間混色效應(yīng)，雖然亞像素下采樣后顯示的圖像能產(chǎn)生與原始圖像基本一致的顯示效果，但在實際應(yīng)用中，隨著圖像頻率的逐漸增加，亞像素下采樣產(chǎn)生的色彩偏移導(dǎo)致原始數(shù)字圖像中的部分混疊現(xiàn)象在圖像中非常明顯，可見亞像素下采樣是以顏色錯誤為代價提高顯示系統(tǒng)的感知分辨率；因此，如何消除或減弱顏色錯誤是亞像素下采樣技術(shù)走向更廣泛應(yīng)用的關(guān)鍵。

技術(shù)實現(xiàn)要素：

為現(xiàn)有技術(shù)中的不足，本發(fā)明實施例提供的一種亞像素下采樣方法，應(yīng)用于配置有外接RAM的可編程邏輯器件。所述亞像素下采樣方法包括步驟：識別輸入的原始圖像數(shù)據(jù)的分辨率；在識別所述分辨率后，利用輸入緩存對所述輸入的原始圖像數(shù)據(jù)進行緩存；將緩存至所述輸入緩存的原始圖像數(shù)據(jù)寫入所述外接RAM；從所述外接RAM讀取所述原始圖像數(shù)據(jù)按照預(yù)設(shè)大小模板進行卷積運算以得到抗顏色錯誤處理的圖像數(shù)據(jù)并存儲至所述外接RAM；從所述外接RAM讀取所述抗顏色錯誤處理的圖像數(shù)據(jù)進行亞像素下采樣以得到下采樣圖像數(shù)據(jù)；以及利用輸出緩存對所述下采樣圖像數(shù)據(jù)進行緩存以供輸出。

此外，本發(fā)明實施例提供的一種可編程邏輯器件包括：分辨率識別 模塊、輸入緩存、RAM控制模塊、抗顏色錯誤處理模塊、亞像素編碼模塊以及輸出緩存。其中，分辨率識別模塊用于識別輸入的原始圖像數(shù)據(jù)的分辨率；輸入緩存用于對所述輸入的原始圖像數(shù)據(jù)進行緩存；RAM控制模塊用于控制將緩存至所述輸入緩存的原始圖像數(shù)據(jù)寫入所述可編程邏輯器件的外接RAM；抗顏色錯誤處理模塊用于接收在所述RAM控制模塊控制下從所述外接RAM讀取的所述原始圖像數(shù)據(jù)并按照預(yù)設(shè)大小模板對所述接收的原始圖像數(shù)據(jù)進行卷積運算，以得到抗顏色錯誤處理的圖像數(shù)據(jù)并在所述RAM控制模塊控制下將所述抗顏色錯誤處理的圖像數(shù)據(jù)存儲至所述外接RAM；亞像素編碼模塊用于在得到所述抗顏色錯誤處理的圖像數(shù)據(jù)后接收在所述RAM控制模塊控制下從所述外接RAM讀取的圖像數(shù)據(jù)并對所接收的圖像數(shù)據(jù)進行亞像素下采樣以得到下采樣圖像數(shù)據(jù)；輸出緩存用于對所述下采樣圖像數(shù)據(jù)進行緩存以供輸出。

另外，本發(fā)明實施例提供的一種基于亞像素下采樣的數(shù)據(jù)編碼電路，包括：視頻解碼電路、微控制器模塊、可編程邏輯器件、動態(tài)隨機存儲器以及視頻編碼電路。其中，視頻解碼電路用于對輸入的預(yù)定信號格式的原始圖像數(shù)據(jù)進行視頻解碼；可編程邏輯器件電連接視頻解碼電路和微控制器電路且用于對解碼后的原始圖像數(shù)據(jù)按照預(yù)設(shè)大小模板進行卷積運算得到抗顏色錯誤處理的圖像數(shù)據(jù)以及在微控制器電路的協(xié)同作用下對所述抗顏色錯誤處理的圖像數(shù)據(jù)進行亞像素下采樣得到下采樣圖像數(shù)據(jù)；動態(tài)隨機存儲器外接于可編程邏輯器件；視頻編碼電路電連接可編程邏輯器件且用于對下采樣圖像數(shù)據(jù)進行視頻編碼以產(chǎn)生具有預(yù)定信號格式的下采樣圖像數(shù)據(jù)作為輸出。

因此，本發(fā)明上述實施例可以達成以下一個或多個有益效果：(1)能夠提高平板顯示器的系統(tǒng)感知分辨率，可以應(yīng)用到多種平板顯示器上，且在同一顯示器上實現(xiàn)更高分辨率畫面的清晰顯示，降低了顯示效果對硬件系統(tǒng)物理分辨率的苛刻要求；(2)能夠提升LED顯示屏顯示能力，在不改變原有LED顯示屏控制系統(tǒng)的條件下實現(xiàn)了亞像素下采樣技術(shù)并加入抗顏色錯誤處理，減小由于直接進行亞像素下采樣帶來的顏色錯誤問題，在提供顯示分辨率的同時有效地保證了畫面的清晰度；(3)提高了編碼器的兼容性，可以根據(jù)LED顯示屏燈點的排布特點選擇合適的亞像素采樣方式進行編碼，同時可以實現(xiàn)不同的模板處理算法，輸出最佳的視頻源送給LED顯示屏控制系統(tǒng)，從而能夠提升對不同燈點排布LED顯示屏的兼容性，同時也提高了顯示效果。

通過以下參考附圖的詳細說明，本發(fā)明的其它方面和特征變得明顯。但是應(yīng)當(dāng)知道，該附圖僅僅為解釋的目的設(shè)計，而不是作為本發(fā)明的范圍的限定，這是因為其應(yīng)當(dāng)參考附加的權(quán)利要求。還應(yīng)當(dāng)知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念地說明此處描述的結(jié)構(gòu)和流程。

附圖說明

下面將結(jié)合附圖，對本發(fā)明的具體實施方式進行詳細的說明。

圖1為本發(fā)明實施例提供的一種基于亞像素下采樣的數(shù)據(jù)編碼電路的結(jié)構(gòu)示意圖。

圖2為圖1所示可編程邏輯器件的內(nèi)部主要功能模塊示意圖。

圖3為圖2所示輸入緩存的實現(xiàn)框圖。

圖4為圖2所示抗顏色錯誤處理模塊的實現(xiàn)框圖。

圖5為本發(fā)明實施例的抗顏色錯誤處理遍歷實現(xiàn)說明圖。

圖6為本發(fā)明實施端的抗顏色錯誤處理使用的3×3模板實現(xiàn)說明圖。

圖7為圖2所示亞像素編碼模塊及輸出緩存的實現(xiàn)框圖。

圖8a及圖8b為本發(fā)明實施例可編程邏輯器件進行3亞像素下采樣所對應(yīng)的物理亞像素排布方式和亞像素下采樣原理示意圖。

圖9a及圖9b為本發(fā)明實施例可編程邏輯器件進行4亞像素下采樣所對應(yīng)的物理亞像素排布方式和亞像素下采樣原理示意圖。

圖10為本發(fā)明實施例的4亞像素下采樣后各個像素數(shù)據(jù)中的4亞像素顏色數(shù)據(jù)重組輸出過程示意圖。

圖11為采用圖1所示數(shù)據(jù)編碼電路的LED顯示系統(tǒng)的結(jié)構(gòu)示意圖。

圖12為將圖1所示數(shù)據(jù)編碼電路的亞像素下采樣功能整合至發(fā)送卡的LED顯示系統(tǒng)的結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實施方式做詳細的說明。

請參見圖1，其為本發(fā)明實施例提供的一種基于亞像素下采樣的數(shù)據(jù)編碼電路的結(jié)構(gòu)示意圖。本實施例的數(shù)據(jù)編碼電路10能夠?qū)σ曨l源圖像數(shù)據(jù)(例如上位機顯卡輸出數(shù)據(jù))進行處理，其利用可編程邏輯器件并行處理數(shù)據(jù)的優(yōu)點，以亞像素下采樣技術(shù)和抗顏色錯誤算法為基礎(chǔ)對輸入的高分辨率原始圖像數(shù)據(jù)進行處理，其輸出的下采樣圖像數(shù)據(jù)可以作 為平板顯示器新的視頻源圖像數(shù)據(jù)；從而可以在不改變原有顯示器物理像素規(guī)模與排布的情況下提高系統(tǒng)的感知分辨率，顯示更加細膩清晰的畫面。本實施例例如可解決實際問題：(1)解決固定物理分辨率顯示器無法顯示更高分辨率畫面的問題：傳統(tǒng)的顯示器生產(chǎn)出來后其最大顯示分辨率就固定了，如果需要顯示更高分辨率的畫面只能更換更高分辨率的顯示器或者進行畫面縮放，更換更高分辨率的顯示器會相應(yīng)帶來成本的增加，而畫面縮放技術(shù)勢必會導(dǎo)致數(shù)據(jù)的丟失、顯示效果變差；(2)解決顯示系統(tǒng)由于采用直接亞像素下采樣技術(shù)而帶來的顯示效果變差的問題：目前的視頻數(shù)據(jù)編碼電路是基于直接亞像素下采樣技術(shù)設(shè)計實現(xiàn)的，但是直接亞像素下采樣會丟失原有圖像的高頻信息，產(chǎn)生顏色錯誤問題，降低了圖像的顯示效果。

具體地，如圖1所示，本實施例的數(shù)據(jù)編碼電路10包括：DVI解碼電路11、可編程邏輯器件13、動態(tài)隨機存儲器SDRAM1，SDRAM2、DVI編碼電路15以及MCU(Microcontroller,微控制器)電路17。為便于理解，以下以FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)器件作為可編程邏輯器件13的舉例，但本發(fā)明并不以此為限，其也可以是其他類似FPGA的可編程器件。

承上述，本實施的數(shù)據(jù)編碼電路10選用FPGA器件作為核心處理部件，其外圍接口電路包括DVI解碼電路11、動態(tài)隨機存儲器SDRAM1,SDRAM2、DVI編碼電路15、MCU電路17以及其他必要電路例如FPGA配置電路(圖1中未示出)等。本實施例中，為了實現(xiàn)高分辨率圖像的實時快速處理，選用FPGA器件作為核心處理器，設(shè)計MCU電路17中 的MCU作為FPGA器件的協(xié)同處理器以對FPGA器件進行基本的控制、獲取其工作狀態(tài)、交換數(shù)據(jù)等操作。動態(tài)隨機存儲器SDRAM1、SDRAM2完成視頻信號大容量數(shù)據(jù)的存儲、抗顏色錯誤處理及亞像素下采樣。DVI解碼電路11作為一種視頻解碼電路用于實現(xiàn)DVI信號格式轉(zhuǎn)RGB格式，DVI編碼電路15作為一種視頻編碼電路用于實現(xiàn)RGB格式轉(zhuǎn)DVI信號格式；本實施例中，根據(jù)輸入的信號格式的種類不同，也可以采用其他視頻解碼電路和視頻編碼電路，例如HDMI解碼電路和HDMI編碼電路，甚至是視頻解碼電路和視頻編碼電路所采用的視頻信號格式不同，本發(fā)明在此不作限制。

更具體地，當(dāng)設(shè)計要求能夠最高支持1080P的高清視頻圖像處理、需處理的數(shù)據(jù)量大、算法復(fù)雜程度較高、數(shù)據(jù)處理速度快、連接系統(tǒng)的外圍電路引腳多，可以選擇處理速度快、具有24624個邏輯單元(LE)、66個M9K嵌入式存儲器模塊、4個鎖相環(huán)、最大的用戶I/O引腳數(shù)量為216個的EP3C25F324C8芯片作為可編程邏輯器件13。在DVI解碼電路11和DVI編碼電路15中，可以選用TI公司的TFP401芯片(DVI解碼芯片)作為TMDS(Transmission Minimized Differential Signaling，最小化傳輸差分信號)的接收器，同時選擇TFP410作為DVI編碼芯片；這兩種芯片的特點是低功耗和低噪聲，而且同時支持分辨率為1920×1080的DVI信號處理。一幅1920×1080的全彩圖像每個像素數(shù)據(jù)的位寬為24bits、占用內(nèi)存大小約為48Mbits，要求數(shù)據(jù)傳輸速度快時，可以選用三星公司的兩片K4S283233F-FC60作為動態(tài)隨機存儲器SDRAM1、SDRAM2進行乒乓緩存操作,這款芯片最高工作時鐘為166MHz、存儲空間 大小為128Mbits，可以滿足系統(tǒng)傳輸速度和存儲空間的要求。

請參見圖2，其為可編程邏輯器件13的內(nèi)部主要功能模塊示意圖。本實施例中，可編程邏輯器件13的整個數(shù)據(jù)處理流程充分考慮“串并轉(zhuǎn)換”、“乒乓操作”和“流水線”這些高速設(shè)計思想，以提高處理效率、實現(xiàn)系統(tǒng)的實時處理。不同分辨率視頻信號的行、場同步信號，時鐘頻率，數(shù)據(jù)傳輸格式等有所不同。DVI解碼電路11對輸入的原始圖像數(shù)據(jù)進行解碼得到的解碼后圖像數(shù)據(jù)進入可編程邏輯器件13后，由分辨率識別模塊131根據(jù)擴展顯示標(biāo)識數(shù)據(jù)(Extended Display Identification Data，簡稱EDID)標(biāo)準(zhǔn)進行圖像分辨率識別，根據(jù)識別的分辨率配置系統(tǒng)相關(guān)模塊的參數(shù)。經(jīng)過分辨率識別之后，圖像數(shù)據(jù)進入輸入緩存133進行緩存。輸入緩存133的功能是將原始圖像數(shù)據(jù)進行實時緩存并在RAM控制模塊135的控制下按順序存入外接的動態(tài)隨機存儲器例如SDRAM1、SDRAM2。此處兩個動態(tài)隨機存儲器SDRAM1、SDRAM按照圖像幀交替存儲來自輸入緩存133的圖像數(shù)據(jù)，在一幀圖像時間里，其中一個動態(tài)隨機存儲器用于存儲輸入緩存133傳輸過來的原始圖像數(shù)據(jù)并做抗顏色錯誤處理，另一個動態(tài)隨機存儲器用于輸出一幀抗顏色錯誤處理后的圖像數(shù)據(jù)到亞像素編碼模塊137進行亞像素下采樣，從而實現(xiàn)數(shù)據(jù)的高速傳輸。亞像素編碼模塊137的功能是接收在RAM控制模塊135的控制下從動態(tài)隨機存儲器SDRAM1、SDRAM2讀出的抗顏色錯誤處理后的圖像數(shù)據(jù)，在MCU電路17的控制下對圖像數(shù)據(jù)進行亞像素下采樣，產(chǎn)生下采樣圖像數(shù)據(jù)(也即已改變分辨率的圖像數(shù)據(jù))給輸出緩存139。輸出緩存139的功能是將下采樣圖像數(shù)據(jù)按照標(biāo)準(zhǔn)顯示格式輸出給DVI編碼電路15，之后 由DVI編碼電路15輸出DVI信號格式的下采樣圖像數(shù)據(jù)作為新的視頻源圖像數(shù)據(jù)。

請參見圖3，其為圖2所示輸入緩存133的實現(xiàn)框圖。由于現(xiàn)有的SDRAM芯片每次最多只能讀寫256個數(shù)據(jù)，不能直接將一行圖像像素數(shù)據(jù)存入動態(tài)隨機存儲器SDRAM1、SDRAM2中，所以系統(tǒng)需要設(shè)置輸入緩存133。輸入緩存133實現(xiàn)對DVI解碼電路11解碼后的圖像數(shù)據(jù)的實時緩存，并在RAM控制模塊135的控制下將圖像數(shù)據(jù)寫入動態(tài)隨機存儲器SDRAM1、SDRAM2中。當(dāng)最高要求處理分辨率為1920×1080的原始圖像數(shù)據(jù)，考慮到系統(tǒng)需要設(shè)置12個雙口RAM，需要的存儲資源較多，因此需要對片上資源進行合理配置。圖3所示的兩個雙口RAM，也即RAM1、RAM2的位寬可以設(shè)為32bits，容量設(shè)為1024。當(dāng)一行像素數(shù)量大于1024時，一個RAM無法緩存一整行像素數(shù)據(jù)，需要兩個雙口RAM合理搭配實現(xiàn)圖像的實時存儲；具體的實現(xiàn)方式結(jié)合輸入圖像的分辨率可以確定下來。

請參見圖4，其為圖2所示抗顏色錯誤處理模塊136的實現(xiàn)框圖。抗顏色錯誤處理模塊136的功能是實現(xiàn)對DVI信號格式輸入圖像數(shù)據(jù)的抗顏色錯誤處理，本實施例中該處理實質(zhì)上是一個模板卷積過程，模板大小的選擇需要從實現(xiàn)精度、所耗時間、復(fù)雜程度等多方面綜合考慮。本實施例中使用大小為3×3的模塊。在對一幀圖像緩存了部分?jǐn)?shù)據(jù)后需要對緩存的數(shù)據(jù)進行抗顏色錯誤處理并重新存入SDRAM1、SDRAM2中。在抗顏色錯誤處理中每個位置的像素數(shù)據(jù)都要進行多次修改，所以優(yōu)選為選用便于數(shù)據(jù)尋址和重寫的雙口RAM進行數(shù)據(jù)處理。當(dāng)最高要求處理分辨率為1920×1080的圖像，圖4中的四個雙口RAM，也即RAM3、RAM4、 RAM5及RAM6,分別存取一行像素數(shù)據(jù)，所以雙口RAM3、RAM4、RAM5及RAM6的位寬設(shè)為32bits，深度設(shè)為2048。12個寄存器，也即寄存器1至寄存器12分別存儲四行像素中12個位置的數(shù)據(jù)，其中三個雙口RAM后面的9個像素數(shù)據(jù)配合起來實現(xiàn)3×3快速處理模板，另外一個RAM緩存下一行圖像像素數(shù)據(jù)，每個時鐘均可得到一個3×3模板的數(shù)據(jù)，如圖4點劃線框所示，其實現(xiàn)了對數(shù)據(jù)的流水線操作、節(jié)約了時間、提高了數(shù)據(jù)處理效率。

請參見圖5，其為本實施例抗顏色錯誤處理行遍歷實現(xiàn)說明圖。在圖5中，(n,m)是一個像素在一副圖像中的坐標(biāo)位置，表示它在第n行第m列。在圖5中，首先是RAM3、RAM4及RAM5中存儲的第n、n+1及n+2行原始像素數(shù)據(jù)參與3×3模板卷積運算，與此同時RAM6中開始緩存第n+3行原始像素數(shù)據(jù)。在第n、n+1及n+2行的像素數(shù)據(jù)做完模板卷積運算后，RAM6中已經(jīng)存入第n+3行原始像素數(shù)據(jù)。此時開始對RAM4、RAM5及RAM6中存儲的第n+1、n+2及n+3行像素數(shù)據(jù)進行模塊卷積運算，同時把RAM3中經(jīng)過模塊卷積運算的第n行像素數(shù)據(jù)重新存入原SDRAM中，并把第n+4行未處理原始像素數(shù)據(jù)存入RAM3中。由此可見，同一時刻，四個RAM中有三個進行模板卷積運算，剩下的一個在RAM控制模塊135的控制下將處理過的數(shù)據(jù)重新寫入SDRAM中并將下一行原始像素數(shù)據(jù)寫入該RAM；以此類推，循環(huán)往復(fù)，直至將整幀圖像的所有像素行遍歷完成。

請參見圖6，其為本實施例3×3模板實現(xiàn)說明圖。在做模板卷積運算時，假設(shè)第一個時鐘模板在圖6虛線框所在位置，此時寄存器3、6 及9中存儲的像素是(n,m)、(n+1,m)及(n+2,m)。在做完模板卷積運算后需要將3×3模板中的第一列像素數(shù)據(jù)存入相對應(yīng)的RAM中，即分別將寄存器3、6及9中的像素(n,m)、(n+1,m)及(n+2,m)存入RAM3、RAM4及RAM5中。經(jīng)過一個時鐘模板移動到圖6所示的實線框所在位置，此時寄存器3、6及9中存儲的像素是(n,m+1)、(n+1,m+1)及(n+2,m+1)，模板卷積運算后同樣將寄存器3、6及9中存儲的像素是(n,m+1)、(n+1,m+1)及(n+2,m+1)分別存入RAM3、RAM4及RAM5中。再經(jīng)過一個時鐘模板繼續(xù)平移一個位置，依次類推，直到模板移動到一行像素的末尾，從而實現(xiàn)整行每個像素數(shù)據(jù)的模板卷積處理。像這樣，模板在圖像中有序移位并做相應(yīng)運算的過程即是卷積運算，卷積運算過程中用到的算法可參見西安諾瓦電子科技有限公司于2015年02月12日申請的申請?zhí)枮镃N201510075267.1、發(fā)明名稱為“圖像處理方法及圖像處理裝置”的發(fā)明專利申請，其所揭露的內(nèi)容引用于此作為參考，并且圖6中虛線框?qū)?yīng)該發(fā)明專利申請中的3×3像素塊。需要說明的是，卷積運算所需的時間與算法的復(fù)雜程度有關(guān)。在做模板卷積運算前后，像素值是有可能變化的，所以每進行完一次模板卷積處理都要將3×3模板中的第一列像素數(shù)據(jù)(最終結(jié)果)重新存入RAM。模塊中另外兩列像素數(shù)據(jù)由于要繼續(xù)參與下面的模板卷積運算，其值不是最終結(jié)果，所以暫時不需要存儲。

請參見圖7，其為圖2所示亞像素編碼模塊137及輸出緩存139的實現(xiàn)框圖。亞像素編碼模塊137和輸出緩存139之組合的功能是接收經(jīng)過抗顏色錯誤處理后的圖像數(shù)據(jù)并對其進行亞像素尋址與下采樣，生成新的視頻源圖像數(shù)據(jù)輸出給DVI編碼電路15。例如，亞像素編碼模塊137 包括四個位寬為32bits，容量為1024的雙口RAM，也即RAM7、RAM8、RAM9及RAM10，四個RAM配合工作實現(xiàn)對經(jīng)過抗顏色錯誤處理的圖像數(shù)據(jù)的亞像素下采樣。同一時刻，兩個雙口RAM對相鄰兩個像素行圖像數(shù)據(jù)進行亞像素下采樣(或稱亞像素數(shù)據(jù)編碼)、輸出數(shù)據(jù)送給輸出緩存139作為新視頻的數(shù)據(jù)源，另外兩個RAM緩存后面兩個像素行圖像數(shù)據(jù)，從而實現(xiàn)對數(shù)據(jù)實時處理。輸出緩存139的功能是將新的視頻數(shù)據(jù)按照EDID標(biāo)準(zhǔn)并在MCU電路17的控制下輸出給DVI編碼電路15。本實施例中，輸出緩存設(shè)置有兩個位寬為32bits，容量為1024的雙口RAM，也即RAM11及RAM12。

請參見圖8a及圖8b，其為本發(fā)明實施例可編程邏輯器件進行3亞像素下采樣所對應(yīng)的物理亞像素排布方式和亞像素下采樣原理示意圖。

在圖8a中，每一個物理像素(如虛線圓所標(biāo)示)的3個物理亞像素呈三角形分布，所有物理亞像素等間距排列，使得各個物理亞像素之間呈現(xiàn)最大離散狀態(tài)；這種排布的優(yōu)點是發(fā)光面積大，可通過靈活的尋址與重構(gòu)算法使得已有設(shè)備在感知分辨率上具有更大的提升空間。對于圖8a所示的物理亞像素的三角形排布方式，本實施例的可編程邏輯器件13例如FPGA器件對抗顏色錯誤處理后的圖像數(shù)據(jù)進行如圖8b所示的亞像素尋址與下采樣。圖8b中虛線上方區(qū)域為抗顏色錯誤處理后的高分辨率全像素圖像數(shù)據(jù)，虛線下方為經(jīng)過亞像素尋址及下采樣輸出的下采樣圖像數(shù)據(jù)(或稱亞像素顏色數(shù)據(jù))。假設(shè)抗顏色錯誤處理后的圖像數(shù)據(jù)的分辨率為6M×6N(列×行)，經(jīng)過3亞像素尋址與下采樣之后編碼所得下采樣圖像的數(shù)據(jù)量下降為4M×3N。由此可見，3亞像素下采樣能夠較大程度 減小顯示數(shù)據(jù)量，同時不影響顯示分辨率，這很大程度上可以降低高分辨圖像對顯示設(shè)備物理分辨率的要求。在此可以理解的是，亞像素采樣技術(shù)實質(zhì)上是拋開原有物理像素的束縛，以亞像素作為顯示、尋址的基本單位，在不改變原有顯示設(shè)備的條件相當(dāng)于增加了點陣密度，提高了顯示系統(tǒng)的采樣率。

請參見圖9a及圖9b，其為本發(fā)明實施例可編程邏輯器件進行4亞像素下采樣所對應(yīng)的物理亞像素排布方式和亞像素下采樣原理示意圖。

在圖9a中，每一個物理像素(如虛線圓所標(biāo)示)的4個物理亞像素呈矩形分布，所有物理亞像素等間距排列，使得各個物理亞像素之間呈現(xiàn)最大離散狀態(tài)；這種排布的優(yōu)點是發(fā)光面積大，可通過靈活的尋址與重構(gòu)算法使得已有設(shè)備在感知分辨率上具有更大的提升空間。對于圖9a所示的物理亞像素的矩形排布方式，本實施例的可編程邏輯器件13例如FPGA器件對抗顏色錯誤處理后的圖像數(shù)據(jù)進行如圖9b所示的亞像素尋址與下采樣。圖9b中虛線上方區(qū)域為抗顏色錯誤處理后的高分辨率全像素圖像數(shù)據(jù)，虛線下方為經(jīng)過亞像素尋址及下采樣輸出的下采樣圖像數(shù)據(jù)(或稱亞像素顏色數(shù)據(jù))。假設(shè)抗顏色錯誤處理后的圖像數(shù)據(jù)的分辨率為6M×6N，經(jīng)過4亞像素尋址與下采樣之后編碼所得下采樣圖像的數(shù)據(jù)量下降為3M×3N。由此可見，4亞像素下采樣能夠較大程度減小顯示數(shù)據(jù)量，同時不影響顯示分辨率，這很大程度上可以降低高分辨圖像對顯示設(shè)備物理分辨率的要求。

另外，值得一提的是，大部分DVI編解碼電路中傳輸?shù)氖?4位真彩色(R、G、B各8位)數(shù)據(jù)，而在圖9b所示的4亞像素下采樣中得到的每 4個亞像素32位數(shù)據(jù)組成的一個新像素，通過一個時鐘無法完成一個新像素的傳送。雖然實際的數(shù)據(jù)傳輸方式可以有多種，這里建議采用圖10所示的方式，圖10中帶箭頭的虛線反映了數(shù)據(jù)實際傳輸時亞像素數(shù)據(jù)的重新組合過程，也即下采樣圖像數(shù)據(jù)中同一個像素行的各個像素數(shù)據(jù)中的4個亞像素顏色數(shù)據(jù)被分拆至兩個傳輸像素數(shù)據(jù)(圖10中的3亞像素數(shù)據(jù)組合)中進行輸出，相應(yīng)地圖2中的可編程邏輯器件13中可以進一步配置輸出控制模塊以控制輸出緩存139來實現(xiàn)4亞像素顏色數(shù)據(jù)分拆輸出的功能。此外，可以理解的是，在4亞像素矩形排布的顯示器端接收像素數(shù)據(jù)后可再對比圖10與圖9b進行像素數(shù)據(jù)的還原。

請參見圖11，其為采用圖1所示數(shù)據(jù)編碼電路的LED顯示系統(tǒng)的結(jié)構(gòu)示意圖。如圖11所示，數(shù)據(jù)編碼電路10接收上位機顯卡輸出的高分辨率原始圖像數(shù)據(jù)并對其進行抗顏色錯誤處理及亞像素下采樣后輸出抗顏色錯誤處理及下采樣圖像數(shù)據(jù)，之后抗顏色錯誤處理及下采樣圖像數(shù)據(jù)依序經(jīng)LED顯示屏控制系統(tǒng)80中的發(fā)送卡81及接收卡83做相應(yīng)的處理后驅(qū)動控制LED顯示屏100進行相應(yīng)的畫面顯示。圖11中的LED顯示屏控制系統(tǒng)80為現(xiàn)有技術(shù)的LED顯示屏控制系統(tǒng)，在此不作詳細描述。

請參見圖12，其為將圖1所示數(shù)據(jù)編碼電路的抗顏色錯誤處理及亞像素下采樣功能整合至發(fā)送卡的LED顯示系統(tǒng)的結(jié)構(gòu)示意圖。如圖12所示，LED顯示屏控制系統(tǒng)90接收上位機顯卡輸出的原始高分辨率圖像數(shù)據(jù)并進行相應(yīng)處理后驅(qū)動控制LED顯示屏100進行畫面顯示。其中，LED顯示屏控制系統(tǒng)90包括發(fā)送卡91和接收卡93，接收卡93的結(jié)構(gòu)采用現(xiàn)有技術(shù)因而在此不作詳細說明。至于發(fā)送卡91，其作為一種LED顯 示屏顯示控制卡，包括：DVI解碼電路11、可編程邏輯器件913、動態(tài)隨機存儲器SDRAM1,SDRAM2、MCU電路17和網(wǎng)絡(luò)編碼電路915；其中，DVI解碼電路11、動態(tài)隨機存儲器SDRAM1,SDRAM2、和MCU電路17的結(jié)構(gòu)及功能與圖1相同，在此不再贅述；網(wǎng)絡(luò)編碼電路915采用現(xiàn)有技術(shù)中的網(wǎng)絡(luò)編碼器因而在此不作詳細說明；對于可編程邏輯器件913，其除了具有圖2所示的功能模塊之外，為實現(xiàn)發(fā)送卡功能，其通常還有配置有并串轉(zhuǎn)換模塊(例如24bit轉(zhuǎn)8bit模塊)、網(wǎng)絡(luò)輸出模塊、視頻數(shù)據(jù)分割模塊等本領(lǐng)域技術(shù)人員所熟知的功能模塊。

另外，在本發(fā)明其他實施例中，還可以把圖2所示的可編程邏輯器件的主要功能模塊(對應(yīng)抗顏色錯誤處理及亞像素下采樣功能)整合至其他LED顯示屏顯示控制卡，例如整合至異步控制卡。此外，上述LED顯示屏控制卡例如發(fā)送卡91上的MCU電路17也可以替換成包含ARM等處理器的微處理器電路；以異步控制卡為例，因為通常其本身就設(shè)置有ARM處理器，所以無需再額外設(shè)置MCU。

綜上所述，本發(fā)明上述實施例可達成以下一個或幾個有益效果：(1)能夠提高平板顯示器的系統(tǒng)感知分辨率，可以應(yīng)用到多種平板顯示器上，且在同一顯示器上實現(xiàn)更高分辨率畫面的清晰顯示，降低了顯示效果對硬件系統(tǒng)物理分辨率的苛刻要求；(2)能夠提升LED顯示屏顯示能力，在不改變原有LED顯示屏控制系統(tǒng)的條件下實現(xiàn)了亞像素下采樣技術(shù)并加入抗顏色錯誤處理，減小由于直接進行亞像素下采樣帶來的顏色錯誤問題，在提供顯示分辨率的同時有效地保證了畫面的清晰度；(3)提高了編碼器的兼容性，可以根據(jù)LED顯示屏燈點的排布特點選擇合適的亞 像素采樣方式進行編碼，同時可以實現(xiàn)不同的模板處理算法，輸出最佳的視頻源送給LED顯示屏控制系統(tǒng)，從而能夠提升對不同燈點排布LED顯示屏的兼容性，同時也提高了顯示效果。

另外值得一提的是，本發(fā)明上述實施例的卷積運算所采用的模板大小為3×3，但本發(fā)明并不以此為限，其也可以采用其他大小的模板，例如2×2模板、三角形模板，相應(yīng)地，抗顏色錯誤處理模塊136中的RAM數(shù)量和寄存器數(shù)量可以做適應(yīng)性調(diào)整；例如，以2×2模板為例，此時的抗顏色錯誤處理模塊136例如設(shè)置有3個內(nèi)部雙口RAM并且為每個內(nèi)部雙口RAM配置2個寄存器。

至此，本文中應(yīng)用了具體個例對本發(fā)明基于可編程邏輯器件的亞像素下采樣方法、可編程邏輯器件、基于亞像素下采樣的數(shù)據(jù)編碼電路、LED顯示屏控制卡以及LED顯示屏控制系統(tǒng)的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實施方式及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制，本發(fā)明的保護范圍應(yīng)以所附的權(quán)利要求為準(zhǔn)。