驅(qū)動(dòng)電路及驅(qū)動(dòng)方法、goa單元、goa電路及顯示裝置制造方法
【專利摘要】本發(fā)明的實(shí)施例提供一種驅(qū)動(dòng)電路及驅(qū)動(dòng)方法、GOA單元、GOA電路及顯示裝置，涉及顯示器制造領(lǐng)域，能夠提高電路響應(yīng)速度，減少漏電流。該驅(qū)動(dòng)電路包括：至少一個(gè)上拉和下拉單元,所述上拉和下拉單元用于對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉；所述至少一個(gè)上拉和下拉單元中至少包含一個(gè)雙柵極晶體管，所述雙柵極晶體管用于在導(dǎo)通狀態(tài)下加速對(duì)所述節(jié)點(diǎn)的充電或放電；或者，所述雙柵極晶體管用于在截止?fàn)顟B(tài)下減少通過(guò)所述節(jié)點(diǎn)的漏電流。本發(fā)明的實(shí)施例用于顯示器制造。
【專利說(shuō)明】驅(qū)動(dòng)電路及驅(qū)動(dòng)方法、GOA單元、GOA電路及顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示器制造領(lǐng)域，尤其涉及一種驅(qū)動(dòng)電路及驅(qū)動(dòng)方法、GOA單元、GOA電路及顯示裝置。
【背景技術(shù)】
[0002]近些年來(lái)顯示器的發(fā)展呈現(xiàn)出了高集成度，低成本的發(fā)展趨勢(shì)。其中一項(xiàng)非常重要的技術(shù)就是GOA (Gate Driver on Array,陣列基板行驅(qū)動(dòng))的技術(shù)量產(chǎn)化的實(shí)現(xiàn)。利用GOA技術(shù)將柵極開關(guān)電路集成在顯示面板的陣列基板上，從而可以省掉柵極驅(qū)動(dòng)集成電路部分，以從材料成本和制作工藝兩方面降低產(chǎn)品成本。這種利用GOA技術(shù)集成在陣列基板上的柵極開關(guān)電路也稱為GOA電路或移位寄存器電路，其中該柵極開關(guān)電路中的每個(gè)移位寄存器也稱GOA單元。
[0003]其中，移位寄存器電路包括若干個(gè)移位寄存器，每一移位寄存器對(duì)應(yīng)一條柵線，具體的每一移位寄存器的輸出端連接一條柵線；且一移位寄存器的輸出端連接下一移位寄存器的輸入端?，F(xiàn)有移位寄存器中上拉/下拉TFT (Thin Film Transistor,薄膜場(chǎng)效應(yīng)晶體管)控制結(jié)構(gòu)一般都采用單柵極TFT。該結(jié)構(gòu)可以適用于a-Si TFT，但是當(dāng)變更為氧化物TFT時(shí)，由于閾值電壓Vth過(guò)低，電路響應(yīng)緩慢，造成漏電嚴(yán)重，甚至使得移位寄存器不能正常工作。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的實(shí)施例提供一種驅(qū)動(dòng)電路及驅(qū)動(dòng)方法、GOA單元、GOA電路及顯示裝置，能夠提高電路響應(yīng)速度，減少漏電流。
[0005]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0006]一方面，提供一種驅(qū)動(dòng)電路，至少一個(gè)上拉和下拉單元，所述上拉和下拉單元用于對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉；
[0007]所述至少一個(gè)上拉和下拉單元中至少包含一個(gè)雙柵極晶體管，
[0008]所述雙柵極晶體管用于在導(dǎo)通狀態(tài)下加速對(duì)所述節(jié)點(diǎn)的充電或放電；
[0009]或者，所述雙柵極晶體管用于在截止?fàn)顟B(tài)下減少通過(guò)所述節(jié)點(diǎn)的漏電流。
[0010]可選的，同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。
[0011]可選的，包括至少一上拉和下拉單元，上拉和下拉單元中均至少包含一個(gè)雙柵極晶體管，所述上拉和下拉單元的雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述上拉和下拉單元的雙柵極晶體管的第二柵極提供不同時(shí)序信號(hào)。
[0012]可選的，包括至少一個(gè)上拉和下拉單元，連接第一信號(hào)端、第二信號(hào)端、第一信號(hào)輸入端、控制節(jié)點(diǎn)和第二信號(hào)輸入端；用于在所述第一信號(hào)輸入端的信號(hào)控制下將所述控制節(jié)點(diǎn)的電壓與所述第一信號(hào)端拉齊，或者在所述第二信號(hào)輸入端的控制下將所述控制節(jié)點(diǎn)的電壓與所述第二信號(hào)端拉齊。
[0013]可選的，所述上拉和下拉單元包括上拉子單元和下拉子單元；
[0014]所述上拉子單元包含一個(gè)雙柵極晶體管，該雙柵極晶體管的第二柵極和第一柵極連接相同的時(shí)序信號(hào)，該雙柵極晶體管的源極連接第一信號(hào)端，該雙柵極晶體管的漏極連接所述控制節(jié)點(diǎn)；
[0015]和\或，
[0016]所述下拉子單元包括一個(gè)雙柵極晶體管，該雙柵極晶體管第二柵極和第一柵極連接相同時(shí)序信號(hào)，源極連接第二信號(hào)端，漏極連接所述控制節(jié)點(diǎn)。
[0017]—方面,提供一種GOA單兀,包括:任一上述的驅(qū)動(dòng)電路。
[0018]可選的，所述GOA單元，包括:
[0019]第一上拉和下拉單兀,連接第一電壓端、第二電壓端、信號(hào)輸入端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；用于在所述信號(hào)輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第一電壓端拉齊，或者在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電壓端拉齊；
[0020]第二上拉和下拉單元，連接第二時(shí)鐘信號(hào)端、所述第一電壓端、第二電壓端、信號(hào)輸入端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；用于在所述第二時(shí)鐘信號(hào)端信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電壓端的電壓拉齊，或者在所述信號(hào)輸入端的信號(hào)控制下將所述第二節(jié)點(diǎn)的電壓與所述第二電壓端拉齊；
[0021]第三上拉和下拉單元，連接第一時(shí)鐘信號(hào)端、輸出端、所述第一節(jié)點(diǎn)、第二節(jié)點(diǎn)和所述第二電壓端；用于在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出，或者在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
[0022]可選的，所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述第一電壓端，所述第一晶體管的漏極連接所述第一節(jié)點(diǎn)；所述第一晶體管的第一柵極連接所述信號(hào)輸入端；
[0023]所述第二晶體管的源極連接所述第一節(jié)點(diǎn)，所述第二晶體管的漏極連接所述第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點(diǎn)；
[0024]所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的漏極連接所述第二節(jié)點(diǎn)，所述第三晶體管的第一柵極連接所述第二時(shí)鐘信號(hào)端；
[0025]所述第四晶體管的源極連接所述第二節(jié)點(diǎn)，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的柵極連接所述信號(hào)輸入端；
[0026]所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接所述第一時(shí)鐘信號(hào)端，所述第五晶體管的漏極連接所述輸出端，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)；
[0027]所述第六晶體管的源極連接所述輸出端，所述第六晶體管的漏極連接所述第二電壓端，所述第六晶體管的柵極連接所述第二節(jié)點(diǎn)。
[0028]可選的，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管和第六晶體管中包含至少一個(gè)雙柵極晶體管時(shí)，所述至少一個(gè)雙柵極晶體管中的每個(gè)晶體管還包括第二柵極，所述至少一個(gè)雙柵極晶體管中同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)。
[0029]可選的，所述同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。
[0030]可選的,第一上拉和下拉單兀,連接信號(hào)輸入端、第一節(jié)點(diǎn)、第二電壓端，第一上拉和下拉單元還連接第二節(jié)點(diǎn)和/或第四節(jié)點(diǎn)，用于在所述信號(hào)輸入端的控制下將所述第一節(jié)點(diǎn)的電壓與所述信號(hào)輸入端的電壓拉齊，或者，在所述第二節(jié)點(diǎn)和/或所述第四節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電壓端拉齊；
[0031]第二上拉和下拉單元，連接第二時(shí)鐘信號(hào)端、第一電壓端、所述第二節(jié)點(diǎn)和所述第二電壓端；用于在所述第二時(shí)鐘信號(hào)端的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電壓端拉齊，或者，在所述信號(hào)輸入端的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電壓端拉齊；
[0032]第三上拉和下拉單元，連接第三電壓端、第四節(jié)點(diǎn)、第四電壓端、所述第一節(jié)點(diǎn)和第二時(shí)鐘信號(hào)端；用于在所述第二時(shí)鐘信號(hào)的控制下將所述第四節(jié)點(diǎn)的電壓與所述第三電壓端拉齊，或者，在所述第一節(jié)點(diǎn)的控制下將所述第四節(jié)點(diǎn)的電壓與所述第四電壓端拉齊；
[0033]第四上拉和下拉單元，連接第三電壓端、所述第三節(jié)點(diǎn)、第四節(jié)點(diǎn)和第四電壓端，用于在所述第三電壓端的控制下將所述第三節(jié)點(diǎn)的電壓與所述第三電壓端拉齊，或者，將在所述第四節(jié)點(diǎn)的控制下將所述第三節(jié)點(diǎn)的電壓與所述第四電壓端拉齊；
[0034]第五上拉和下拉單元，連接第一時(shí)鐘信號(hào)端和輸出端，所述第五上拉和下拉單元還連接所述第一節(jié)點(diǎn)和/或第三節(jié)點(diǎn)，所述第五上拉和下拉單元還連接所述第二節(jié)點(diǎn)和/或第四節(jié)點(diǎn)；用于在所述第一節(jié)點(diǎn)和/或第三節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出，或者在所述第二節(jié)點(diǎn)和/或所述第四節(jié)點(diǎn)的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
[0035]可選的，所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述信號(hào)輸入端，所述第一晶體管的第一柵極連接所述信號(hào)輸入端，所述第一晶體管的漏極連接所述第一節(jié)點(diǎn)；
[0036]所述第二晶體管的源極連接所述第一節(jié)點(diǎn)，所述第二晶體管的漏極連接第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點(diǎn)或所述第四節(jié)點(diǎn)；
[0037]所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的樓極連接所述第二節(jié)點(diǎn)，所述第三晶體管的第一柵極連接所述第二時(shí)鐘信號(hào)端；
[0038]所述第四晶體管的源極連接所述第二節(jié)點(diǎn)，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的第一柵極連接所述信號(hào)輸入端；
[0039]所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接第三電壓端，所述第五晶體管的漏極連接所述第四節(jié)點(diǎn)，所述第五晶體管的第一柵極連接所述第二時(shí)鐘信號(hào)端；
[0040]所述第六晶體管的源極連接所述第四節(jié)點(diǎn)，所述第六晶體管的漏極連接所述第四電壓端，所述第六晶體管的第一柵極連接所述第一節(jié)點(diǎn)；
[0041]所述第四上拉和下拉單元，包括第七晶體管和第八晶體管，所述第七晶體管的源極連接所述第三電壓端，所述第七晶體管的第一柵極連接所述第三電壓端，所述第七晶體管的漏極連接所述第三節(jié)點(diǎn)；
[0042]所述第八晶體管的源極連接所述第三節(jié)點(diǎn)，所述第八晶體管的第一柵極連接所述第四節(jié)點(diǎn)，所述第八晶體管的漏極連接所述第四電壓端；
[0043]所述第五上拉和下拉單元，包括第九晶體管和第十晶體管，所述第九晶體管的源極連接所述第一時(shí)鐘信號(hào)端，所述第九晶體管的第一柵極連接所述第一節(jié)點(diǎn)或所述第三節(jié)點(diǎn)，所述第九晶體管的漏極連接所述輸出端；
[0044]所述第十晶體管的源極連接所述輸出端，所述第十晶體管的第一柵極連接所述第二節(jié)點(diǎn)或所述第四節(jié)點(diǎn)，所述第十晶體管的漏極連接所述第二電壓端。
[0045]可選的，所述第一晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管和第八晶體管中包含至少一個(gè)雙柵極晶體管時(shí)，所述至少一個(gè)雙柵極晶體管中每個(gè)晶體管還包括第二柵極，其中所述至少一個(gè)雙柵極晶體管中同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)；
[0046]或者，
[0047]所述第二晶體管為雙柵極晶體管時(shí)，所述第二晶體管包括第二柵極所述第二晶體管的第二柵極連接所述第四節(jié)點(diǎn)或所述第二節(jié)點(diǎn)；
[0048]或者，
[0049]第九晶體管為雙柵極晶體管時(shí)，所述第九晶體管包括第二柵極所述第九晶體管第二柵極連接所述第三節(jié)點(diǎn)或所述第一節(jié)點(diǎn)；
[0050]或者，
[0051]第十晶體管為雙柵極晶體管時(shí)，所述第十晶體管包括第二柵極所述第十晶體管第二柵極連接所述第四節(jié)點(diǎn)或所述第二節(jié)點(diǎn)。
[0052]可選的，所述同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。
[0053]—方面,提供一種GOA電路,包括串聯(lián)的至少一個(gè)上述任一 GOA單兀。
[0054]一方面，提供一種顯示裝置，包括:上述的GOA電路。
[0055]一方面，提供一種驅(qū)動(dòng)電路的驅(qū)動(dòng)方法，所述驅(qū)動(dòng)電路包括至少包含一個(gè)雙柵極晶體管時(shí)，包括:
[0056]導(dǎo)通所述雙柵極晶體管，加速對(duì)所述雙柵極晶體管漏極控制的節(jié)點(diǎn)的充電或放電；
[0057]或者，
[0058]截止所述雙柵極晶體管，減少通過(guò)所述雙柵極晶體管源極控制的節(jié)點(diǎn)的漏電流。
[0059]可選的，在所述雙柵極晶體管的第一柵極和第二柵極輸入相同或者不相同的時(shí)序信號(hào)。
[0060]可選的，所述雙柵極晶體管的第一柵極和第二柵極連接。
[0061]本發(fā)明的實(shí)施例提供的驅(qū)動(dòng)電路及驅(qū)動(dòng)方法、GOA單元、GOA電路及顯示裝置，通過(guò)在驅(qū)動(dòng)電路中設(shè)置雙柵極晶體管，使得上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉能夠加速對(duì)所述節(jié)點(diǎn)的充電或放電，或者所減少通過(guò)所述節(jié)點(diǎn)的漏電流，從而能夠提高電路響應(yīng)速度，減少漏電流。
【專利附圖】

【附圖說(shuō)明】
[0062]為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹。
[0063]圖1為本發(fā)明的實(shí)施例提供的一種驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0064]圖2為本發(fā)明的另一實(shí)施例提供的一種驅(qū)動(dòng)電路的結(jié)構(gòu)示意圖；
[0065]圖3為本發(fā)明的實(shí)施例提供的一種GOA電路的結(jié)構(gòu)示意圖；
[0066]圖4為本發(fā)明的實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0067]圖5為本發(fā)明的另一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0068]圖6為本發(fā)明的實(shí)施例提供的上拉和下拉單元的連接結(jié)構(gòu)示意圖；
[0069]圖7為本法明的實(shí)施例提供的一種GOA單元的時(shí)序信號(hào)示意圖；
[0070]圖8為本發(fā)明再一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0071]圖9為本發(fā)明的又一實(shí)施例提供的一種GOA單元的結(jié)構(gòu)示意圖；
[0072]圖10為本發(fā)明的另一實(shí)施例提供的一種GOA單元的時(shí)序信號(hào)示意圖；
[0073]圖11為本發(fā)明的一實(shí)施例提供的一種雙柵晶體管示意圖。
【具體實(shí)施方式】
[0074]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。
[0075]本發(fā)明所有實(shí)施例中采用的晶體管均可以為薄膜晶體管或場(chǎng)效應(yīng)管或其他特性相同的器件，由于這里采用的晶體管的源極、漏極是對(duì)稱的，所以其源極、漏極是沒(méi)有區(qū)別的。在本發(fā)明實(shí)施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態(tài)規(guī)定晶體管的中間端為柵極、信號(hào)輸入端為源極、信號(hào)輸出端為漏極。此外本發(fā)明實(shí)施例所采用的晶體管為P或N型晶體管，P型晶體管在柵極為低電平時(shí)導(dǎo)通，N型晶體管為在柵極為高電平時(shí)導(dǎo)通。
[0076]本發(fā)明的實(shí)施例提供一種驅(qū)動(dòng)電路，如圖1所示，包括至少一個(gè)上拉和下拉單元1，所述上拉和下拉單元I用于對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉；其中圖1中以ro節(jié)點(diǎn)為例；
[0077]所述至少一個(gè)上拉和下拉單元中至少包含一個(gè)雙柵極晶體管，
[0078]所述雙柵極晶體管用于在導(dǎo)通狀態(tài)下加速對(duì)所述節(jié)點(diǎn)的充電或放電；
[0079]或者，所述雙柵極晶體管用于在截止?fàn)顟B(tài)下減少通過(guò)所述節(jié)點(diǎn)的漏電流。其中圖1中示出的包含兩個(gè)雙柵極晶體管Tu和Td，可以理解的是只包含其中任一一個(gè)也是本發(fā)明所保護(hù)的實(shí)施例。
[0080]可以理解的是，對(duì)于上拉和下拉單元I對(duì)控制的節(jié)點(diǎn)電壓的上拉和下拉可以是同時(shí)發(fā)生的也可以是不同時(shí)發(fā)生的，即上拉和下拉單元I中只可能僅包含一個(gè)用于對(duì)控制的節(jié)點(diǎn)電壓下拉的雙柵極晶體管或者僅包含一個(gè)用于對(duì)控制的節(jié)點(diǎn)電壓上拉的雙柵極晶體管；或者同時(shí)包含用于對(duì)控制的節(jié)點(diǎn)電壓下拉的雙柵極晶體管和用于對(duì)控制的節(jié)點(diǎn)電壓上拉的雙柵極晶體管。當(dāng)然在包含上述的兩個(gè)雙柵極晶體管時(shí)，當(dāng)這兩個(gè)雙柵極晶體管同時(shí)導(dǎo)通時(shí)便可實(shí)現(xiàn)對(duì)控制的節(jié)點(diǎn)電壓的上拉和下拉同時(shí)發(fā)生。此外本發(fā)明對(duì)雙柵極晶體管的具體形式不做限定，即該雙柵極晶體管可以為底柵、頂柵形式的雙柵極晶體管(例如:雙柵晶體管具有位于有源層不同側(cè)的第一柵極(可以稱為頂柵)和第二柵極(可以稱為底柵))，其中底柵和頂柵可以采用對(duì)等的面積也可以采用不對(duì)等的面積，如底柵與有源層的面積大致相同，頂柵位于晶體管的源漏電極之間的間隔中；或者雙柵極晶體管為兩個(gè)柵極位于有源層同一側(cè)的雙柵極晶體管，本發(fā)明中的所有示意圖均是采用底柵、頂柵形式的雙柵極晶體管為例進(jìn)行說(shuō)明。底柵、頂柵形式的雙柵極晶體管的其中一個(gè)示例如圖11所示，該雙柵極晶體管包括基板101，第二柵極102 (底柵)，絕緣層103，有源層104，蝕刻阻擋層，源極106，漏極107，第一柵極108 (頂柵)，鈍化層109。
[0081 ] 可選的，本發(fā)明提供的晶體管可以為非晶硅晶體管、低溫多晶硅晶體管以及氧化物晶體管等多種形式的晶體管，其中優(yōu)選為氧化物晶體管。
[0082]可選的，同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元4，所述控制信號(hào)輸入單元4用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。如圖2所示，Tu的頂柵連接gl、底柵連接g2 ；Td的頂柵連接g3、底柵連接g4，其中g(shù)2連接的底柵通過(guò)控制信號(hào)輸入單元4獲取與gl連接的頂柵相同的時(shí)序信號(hào)；g4連接的底柵通過(guò)控制信號(hào)輸入單元4獲取與g3連接的頂柵相同的時(shí)序信號(hào)。
[0083]可選的，驅(qū)動(dòng)電路，包括至少一上拉和下拉單元1，上拉和下拉單元I中均至少包含一個(gè)雙柵極晶體管，所述上拉和下拉單元I的雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元4，所述控制信號(hào)輸入單元4用于向所述上拉和下拉單元的雙柵極晶體管的第二柵極提供不同時(shí)序信號(hào)。可以理解的是當(dāng)驅(qū)動(dòng)電路包含兩個(gè)以上的上拉和下拉單元1，并且每個(gè)上拉下拉單元均至少包含一個(gè)雙柵極晶體管時(shí)，每個(gè)雙柵極晶體管的第二柵極輸入不相同的時(shí)序信號(hào)。
[0084]進(jìn)一步可選的，參照?qǐng)D1或2所示，驅(qū)動(dòng)電路包括至少一個(gè)上拉和下拉單元1，連接第一信號(hào)端S1、第二信號(hào)端S2、第一信號(hào)輸入端gl、控制節(jié)點(diǎn)ro和第二信號(hào)輸入端g3 ；用于在所述第一信號(hào)輸入端gl的信號(hào)控制下將所述控制節(jié)點(diǎn)ro的電壓與所述第一信號(hào)端Si拉齊，或者在所述第二信號(hào)輸入端g3的控制下將所述控制節(jié)點(diǎn)ro的電壓與所述第二信號(hào)端S2拉齊。
[0085]如圖1或2所示，所述上拉和下拉單元I包括上拉子單元2和下拉子單元3 ；
[0086]所述上拉子單元2包含一個(gè)雙柵極晶體管Tu，該雙柵極晶體管Tu的第二柵極(連接g2)和第一柵極(連接gl)連接相同或不同的時(shí)序信號(hào)，該雙柵極晶體管的源極連接第一信號(hào)端Si，該雙柵極晶體管的漏極連接所述控制節(jié)點(diǎn)ro ；
[0087]和\ 或，
[0088]所述下拉子單元3包括一個(gè)雙柵極晶體管Td，該雙柵極晶體管Td第二柵極(連接g4)和第一柵極(連接g3)連接相同或不同的時(shí)序信號(hào)，源極連接第二信號(hào)端S2，漏極連接所述控制節(jié)點(diǎn)H)。
[0089]本發(fā)明的實(shí)施例提供的驅(qū)動(dòng)電路，通過(guò)在驅(qū)動(dòng)電路中設(shè)置雙柵極晶體管，使得上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉能夠加速對(duì)所述節(jié)點(diǎn)的充電或放電，或者所減少通過(guò)所述節(jié)點(diǎn)的漏電流，從而能夠提聞電路響應(yīng)速度，減少漏電流。
[0090]本發(fā)明的實(shí)施例提供上述驅(qū)動(dòng)電路的驅(qū)動(dòng)方法，其中所述驅(qū)動(dòng)電路包括至少包含一個(gè)雙柵極晶體管時(shí)，包括:
[0091]導(dǎo)通所述雙柵極晶體管，加速對(duì)所述雙柵極晶體管漏極控制的節(jié)點(diǎn)的充電或放電；
[0092]或者，
[0093]截止所述雙柵極晶體管，減少通過(guò)所述雙柵極晶體管源極控制的節(jié)點(diǎn)的漏電流。
[0094]可選的，在所述雙柵極晶體管的第一柵極和第二柵極輸入相同或者不相同的時(shí)序信號(hào)；所述雙柵極晶體管的第一柵極和第二柵極連接。
[0095]本發(fā)明的實(shí)施例提供的驅(qū)動(dòng)方法，通過(guò)在驅(qū)動(dòng)電路中設(shè)置雙柵極晶體管，使得上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉能夠加速對(duì)所述節(jié)點(diǎn)的充電或放電，或者所減少通過(guò)所述節(jié)點(diǎn)的漏電流，從而能夠提聞電路響應(yīng)速度，減少漏電流。
[0096]本發(fā)明實(shí)施例提供的一種GOA電路，包括串聯(lián)的多個(gè)G0A，除第一個(gè)GOA單元和最后一個(gè)GOA單元外，每個(gè)GOA單元的輸入端連接至少一級(jí)前邊的GOA單元。例如:每個(gè)GOA單元的輸入端連接相鄰的上一 GOA單元的輸出端。
[0097]具體的，如圖3所示GOA電路，包括若干個(gè)串聯(lián)的GOA單元，其中GOA單元SRl的輸出端0UTPUT1連接一條柵線OGl，同時(shí)連接GOA單元SR2的輸入端INPUT2 ；G0A單元SR2的輸出端0UTPUT2連接GOA單元SR3的輸入端INPUT3，同時(shí)連接一條柵線0G2，其他的GOA單元依照此方法連接。進(jìn)一步的，每個(gè)GOA單元都有預(yù)定數(shù)量的時(shí)鐘信號(hào)和固定電壓輸入以在固定的時(shí)間段提供正常的工作電壓。
[0098]其中，每個(gè)GOA單元均包含上述的任一驅(qū)動(dòng)電路，具體的包括:至少一個(gè)上拉和下拉單元，所述上拉和下拉單元中至少包含一個(gè)雙柵極晶體管，所述上拉和下拉單元用于對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉；
[0099]所述雙柵極晶體管用于在導(dǎo)通狀態(tài)下加速對(duì)所述節(jié)點(diǎn)的充電或放電；
[0100]或者，所述雙柵極晶體管用于在截止?fàn)顟B(tài)下減少通過(guò)所述節(jié)點(diǎn)的漏電流?？梢岳斫獾氖?，對(duì)于上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓的上拉和下拉可以是同時(shí)發(fā)生的也可以是不同時(shí)發(fā)生的，即上拉和下拉單元中只可能僅包含一個(gè)用于對(duì)控制的節(jié)點(diǎn)電壓下拉的雙柵極晶體管或者僅包含一個(gè)用于對(duì)控制的節(jié)點(diǎn)電壓上拉的雙柵極晶體管；或者同時(shí)包含用于對(duì)控制的節(jié)點(diǎn)電壓下拉的雙柵極晶體管和用于對(duì)控制的節(jié)點(diǎn)電壓上拉的雙柵極晶體管，當(dāng)然在包含上述的兩個(gè)雙柵極晶體管時(shí)，當(dāng)這兩個(gè)雙柵極晶體管同時(shí)導(dǎo)通時(shí)便可實(shí)現(xiàn)對(duì)控制的節(jié)點(diǎn)電壓的上拉和下拉同時(shí)發(fā)生。此外本發(fā)明對(duì)雙柵極晶體管的具體形式不做限定，即該雙柵極晶體管可以為底柵、頂柵形式的雙柵極晶體管(例如:雙柵晶體管具有位于有源層不同側(cè)的第一柵極(可以稱為頂柵)和第二柵極(可以稱為底柵))，其中底柵和頂柵可以采用對(duì)等的面積也可以采用不對(duì)等的面積，如底柵與有源層的面積大致相同，頂柵位于晶體管的源漏電極之間的間隔中?；蛘唠p柵極晶體管為兩個(gè)柵極位于有源層同一側(cè)的雙柵極晶體管，本發(fā)明中的所有示意圖均是采用底柵、頂柵形式的雙柵極晶體管為例進(jìn)行說(shuō)明。
[0101]參照?qǐng)D3所示,上述GOA電路中任一GOA單元的結(jié)構(gòu)示意圖，每個(gè)GOA單元還包括:一個(gè)第一時(shí)鐘信號(hào)端CLK1、一個(gè)第二時(shí)鐘信號(hào)端CLK2,及第一電壓端Vl和第二電壓端V2,其中第一時(shí)鐘信號(hào)端CLKl連接系統(tǒng)第一時(shí)鐘信號(hào)CL0CK1、第二時(shí)鐘信號(hào)端CLK2連接系統(tǒng)第二時(shí)鐘信號(hào)CL0CK2、第一電壓端Vl和第二電壓端V2根據(jù)晶體管的類型設(shè)定，其中在第一電壓端Vl為高電平VDD時(shí)，第二電壓端為低電平VSS，反之第一電壓端Vl為低電平VSS時(shí)，第二電壓端為高電平VDD。系統(tǒng)時(shí)鐘信號(hào)CL0CK1、CL0CK2的高電平或低電平占空比可以根據(jù)需要設(shè)定，例如:系統(tǒng)時(shí)鐘信號(hào)CLOCKl、CL0CK2的高電平或低電平占空比均為1: 1，即:CLOCKl的低電平信號(hào)結(jié)束后CL0CK2的低電平信號(hào)開始，CL0CK2的所述低電平信號(hào)結(jié)束后CLOCKl的下一個(gè)低電平時(shí)鐘信號(hào)開始，以后如此循環(huán)，高電平信號(hào)的輸出同理，不再贅述。在本實(shí)施例中，第一個(gè)GOA單元為SRl，則GOA單元SRl的輸入信號(hào)INPUTl為一個(gè)激活脈沖信號(hào)，可選的，如幀起始信號(hào)STV，系統(tǒng)時(shí)鐘信號(hào)CLOCKl在STV信號(hào)結(jié)束后開始輸出。
[0102]可選的，參照?qǐng)D4所示，所述GOA單元，包括:
[0103]第一上拉和下拉單兀11,連接第一電壓端V1、第二電壓端V2、信號(hào)輸入端INPUT、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)ro ;用于在所述信號(hào)輸入端input的信號(hào)控制下將所述第一節(jié)點(diǎn)Pu的電壓與所述第一電壓端Vi拉齊，或者在所述第二節(jié)點(diǎn)ro的控制下將所述第一節(jié)點(diǎn)ro的電壓與所述第二電壓端V2拉齊；
[0104]第二上拉和下拉單元12，連接第二時(shí)鐘信號(hào)端CLK2、所述第一電壓端V1、第二電壓端V2、信號(hào)輸入端INPUT、第一節(jié)點(diǎn)PU和第二節(jié)點(diǎn)H);用于在所述第二時(shí)鐘信號(hào)端CLK2信號(hào)的控制下降所述第二節(jié)點(diǎn)ro的電壓與所述第一電壓端VI的電壓拉齊，或者在所述信號(hào)輸入端INPUT的信號(hào)控制下將所述第二節(jié)點(diǎn)ro的電壓與所述第二電壓端V2拉齊；
[0105]第三上拉和下拉單元13，連接第一時(shí)鐘信號(hào)端CLK1、輸出端OUTPUT、所述第一節(jié)點(diǎn)PU、第二節(jié)點(diǎn)ro和所述第二電壓端V2;用于在所述第一節(jié)點(diǎn)ro的控制下將所述第一時(shí)鐘信號(hào)端CLKl的信號(hào)在所述輸出端OUTPUT輸出，或者在所述第二節(jié)點(diǎn)V2的控制下將所述輸出端OUTPUT的電壓與所述第二電壓端V2拉齊。
[0106]本發(fā)明的實(shí)施例提供的GOA單元、GOA電路，通過(guò)在GOA中設(shè)置雙柵極晶體管，使得上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉能夠加速對(duì)所述節(jié)點(diǎn)的充電或放電，或者減少通過(guò)所述節(jié)點(diǎn)的漏電流，從而能夠提高電路響應(yīng)速度，減少漏電流。
[0107]可選的，參照?qǐng)D5所示，所述第一上拉和下拉單元11，包括第一晶體管Tl和第二晶體管T2，所述第一晶體管Tl的源極連接所述第一電壓端VI，所述第一晶體管Tl的漏極連接所述第一節(jié)點(diǎn)PU ;所述第一晶體管Tl的第一柵極連接所述信號(hào)輸入端INPUT ；
[0108]所述第二晶體管T2的源極連接所述第一節(jié)點(diǎn)PU，所述第二晶體管T2的漏極連接所述第二電壓端V2，所述第二晶體管T2的第一柵極連接所述第二節(jié)點(diǎn)ro ；
[0109]所述第二上拉和下拉單元12，包括第三晶體管T3和第四晶體管T4，所述第三晶體管T3的源極連接所述第一電壓端VI，所述第三晶體管T3的漏極連接所述第二節(jié)點(diǎn)ro，所述第三晶體管T2的第一柵極連接所述第二時(shí)鐘信號(hào)端CLK2 ；
[0110]所述第四晶體管T4的源極連接所述第二節(jié)點(diǎn)PD，所述第四晶體管T4的漏極連接所述第二電壓端V2，所述第四晶體管T4的柵極連接所述信號(hào)輸入端INPUT ；
[0111]所述第三上拉和下拉單元13，包括第五晶體管T5和第六晶體管T5，所述第五晶體管T5的源極連接所述第一時(shí)鐘信號(hào)端CLK1，所述第五晶體管T5的漏極連接所述輸出端OUTPUT，所述第五晶體管T5的柵極連接所述第一節(jié)點(diǎn)I3U ；
[0112]所述第六晶體管T6的源極連接所述輸出端OUTPUT，所述第六晶體管T6的漏極連接所述第二電壓端V2，所述第六晶體管T6的柵極連接所述第二節(jié)點(diǎn)V2。
[0113]參照?qǐng)D5所示，所述第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5和第六晶體管T6中包含至少一個(gè)雙柵極晶體管時(shí)，所述至少一個(gè)雙柵極晶體管中的每個(gè)晶體管還包括第二柵極，所述至少一個(gè)雙柵極晶體管中同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)。其中圖5給出的是所有晶體管均采用雙柵極晶體管的特例，當(dāng)然根據(jù)實(shí)施例的表述本發(fā)明的保護(hù)范圍并不局限于所有晶體管均采用雙柵極晶體管。
[0114]具體的，為了達(dá)到同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)的目的，可以將同一個(gè)雙柵極晶體管的第一柵極和第二柵極直接連接(其中圖5中是采用該形式，即將T1-T6中每個(gè)雙柵極晶體管的第一柵極和第二柵極連接)，或者所述同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。該控制信號(hào)輸入單元可以為單片機(jī)或者其他具有時(shí)序信號(hào)輸出功能的裝置或設(shè)備。
[0115]具體的，如圖6所示，第一上拉和下拉單元11，可以將Tl的第一柵極連接INPUT，將Tl的第二柵極連接控制信號(hào)輸入單元OK ;可以將T2的第一柵極連接ro，將T2的第二柵極連接控制信號(hào)輸入單元；當(dāng)然，這里對(duì)第一柵極和第二柵極，不做具體限制即第一柵極為頂柵，第二柵極為底柵，或者第二柵極為頂柵，第一柵極為底柵。此外圖6中僅是以第一上拉和下拉單元12為例進(jìn)行說(shuō)明，電路中其他任意雙柵極晶體管的第二柵極均可采用與控制信號(hào)輸入單元OK連接的方式獲得時(shí)序信號(hào)。即對(duì)應(yīng)圖5中其他雙柵極晶體管T3-T6也可以采用將第二柵極直接連接控制信號(hào)輸入單元OK的形式以獲得時(shí)序信號(hào)。其中控制信號(hào)輸入單元OK可以采用單片機(jī)等可編程邏輯信號(hào)輸出器件實(shí)現(xiàn)。
[0116]以下參照?qǐng)D7所示的時(shí)序電路對(duì)圖5所示的GOA單元的工作原理進(jìn)行描述，其中以Vl為高電平VDD，V2為低電平VSS，其中圖5的電路中所有晶體管以N型晶體管為例進(jìn)行說(shuō)明，即所有晶體管均為高電平導(dǎo)通低電平截止為例，具體如下:
[0117]在第一階段tl，INPUT輸入高電平，CLKl為低電平，CLK2為高電平，Tl導(dǎo)通對(duì)PU點(diǎn)充電將ro點(diǎn)電壓上拉至vdd，T4將導(dǎo)通對(duì)ro放電，將ro點(diǎn)電壓下拉至vss，此時(shí)ro點(diǎn)控制T2和T6處于截止?fàn)顟B(tài)；
[0118]第二階段t2，OUTPUT輸出高電平，CLKl為高電平，CLK2為低電平，由于CLKl為高電平，由于耦合作用I3U點(diǎn)的電為進(jìn)一步提高，此時(shí)T5導(dǎo)通將CLKl的高電平信號(hào)輸出；上一級(jí)的GOA輸入完畢，INPUT為低電平，Tl、T4截止；
[0119]第三階段t3，INPUT為低電平，T4截止，由于CLK2為高電平，Τ3導(dǎo)通將H)點(diǎn)電壓上拉至VDD，Τ2導(dǎo)通將I3U點(diǎn)電壓拉低至VSS，Τ6導(dǎo)通將OUTPUT拉低至VSS。
[0120]當(dāng)然，以上僅以三個(gè)基本階段為例對(duì)GOA單元的工作原理進(jìn)行說(shuō)明，但不限于GOA單元工作還包括其他需要的階段。
[0121]參照?qǐng)D8所示,上述GOA電路中任一GOA單元的結(jié)構(gòu)示意圖，每個(gè)GOA單元還包括:一個(gè)第一時(shí)鐘信號(hào)端CLK1、一個(gè)第二時(shí)鐘信號(hào)端CLK2,及第一電壓端V1、第二電壓端V2、第三電壓端V3和第四電壓端V4，其中第一時(shí)鐘信號(hào)端CLKl連接系統(tǒng)第一時(shí)鐘信號(hào)CL0CK1、第二時(shí)鐘信號(hào)端CLK2連接系統(tǒng)第二時(shí)鐘信號(hào)CL0CK2，第一電壓端Vl和第二電壓端V2為一對(duì)參考電壓，第一電壓端Vl和第二電壓端V2的電壓值根據(jù)晶體管的類型設(shè)定，其中在第一電壓端Vl為高電平時(shí)，第二電壓端為低電平，反之第一電壓端Vl為低電平時(shí)，第二電壓端為高電平；類似第三電壓端V3和第四電壓端V4為一對(duì)參考電壓不再贅述。系統(tǒng)時(shí)鐘信號(hào)CLOCKl、CL0CK2的高電平或低電平占空比均為1:1，即:CL0CK1的低電平信號(hào)結(jié)束后CL0CK2的低電平信號(hào)開始，CL0CK2的所述低電平信號(hào)結(jié)束后CLOCKl的下一個(gè)低電平時(shí)鐘信號(hào)開始，以后如此循環(huán)，高電平信號(hào)的輸出同理，不再贅述。在本實(shí)施例中，第一個(gè)GOA單元為SRlJU GOA單元SRl的輸入信號(hào)INPUTl為一個(gè)激活脈沖信號(hào)，可選的，如幀起始信號(hào)STV,系統(tǒng)時(shí)鐘信號(hào)CLOCKl在STV信號(hào)結(jié)束后開始輸出。
[0122]所述GOA單元，包括:
[0123]第一上拉和下拉單元21，連接信號(hào)輸入端INPUT、第一節(jié)點(diǎn)PU1、第二電壓端V2，第一上拉和下拉單元21還連接第二節(jié)點(diǎn)PDl或第四節(jié)點(diǎn)TO2，用于在所述信號(hào)輸入端INPUT的控制下將所述第一節(jié)點(diǎn)PUl的電壓與所述信號(hào)輸入端INPUT的電壓拉齊，或者，在所述第二節(jié)點(diǎn)PDl或所述第四節(jié)點(diǎn)PD2的控制下將所述第一節(jié)點(diǎn)PUl的電壓與所述第二電壓端V2拉齊；
[0124]第二上拉和下拉單元22，連接第二時(shí)鐘信號(hào)端CLK2、第一電壓端V1、所述第二節(jié)點(diǎn)PDl和所述第二電壓端V2 ;用于在所述第二時(shí)鐘信號(hào)端CLK2的控制下將所述第二節(jié)點(diǎn)PDl的電壓與所述第一電壓端Vl拉齊，或者，在所述信號(hào)輸入端INPUT的控制下將所述第二節(jié)點(diǎn)roi的電壓與所述第一電壓端VI拉齊；
[0125]第三上拉和下拉單元23，連接第三電壓端V3、第四節(jié)點(diǎn)TO2、第四電壓端V4、所述第一節(jié)點(diǎn)PUl和第二時(shí)鐘信號(hào)端CLK2 ;用于在所述第二時(shí)鐘信號(hào)CLK2的控制下將所述第四節(jié)點(diǎn)V4的電壓與所述第三電壓端V3拉齊，或者，在所述第一節(jié)點(diǎn)PUl的控制下將所述第四節(jié)點(diǎn)PD2的電壓與所述第四電壓端V4拉齊；
[0126]第四上拉和下拉單元24，連接第三電壓端V3、所述第三節(jié)點(diǎn)PU2、第四節(jié)點(diǎn)PD2和第四電壓端V4，用于在所述第三電壓端V3的控制下將所述第三節(jié)點(diǎn)PU2的電壓與所述第三電壓端V3拉齊，或者，將在所述第四節(jié)點(diǎn)TO2的控制下將所述第三節(jié)點(diǎn)PU2的電壓與所述第四電壓端V4拉齊；
[0127]第五上拉和下拉單元25，連接第一時(shí)鐘信號(hào)端CLKl和輸出端OUTPUT，所述第五上拉和下拉單元25還連接所述第一節(jié)點(diǎn)PUl或第三節(jié)點(diǎn)TO2，所述第五上拉和下拉單元25還連接所述第二節(jié)點(diǎn)PDl或第四節(jié)點(diǎn)TO2 ;用于在所述第一節(jié)點(diǎn)PUl或第三節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端CLK的信號(hào)在所述輸出端output輸出，或者在所述第二節(jié)點(diǎn)roi或所述第四節(jié)點(diǎn)Η)2的控制下將所述輸出端OUTPUT的電壓與所述第二電壓端V2拉齊。
[0128]具體的，參照?qǐng)D9所示，所述第一上拉和下拉單元21，包括第一晶體管Ml和第二晶體管M2，所述第一晶體管Ml的源極連接所述信號(hào)輸入端INPUT，所述第一晶體管Ml的第一柵極連接所述信號(hào)輸入端INPUT，所述第一晶體管Ml的漏極連接所述第一節(jié)點(diǎn)PUl ；
[0129]所述第二晶體管M2的源極連接所述第一節(jié)點(diǎn)TO1，所述第二晶體管M2的漏極連接所述第二電壓端V2，所述第二晶體管M2的第一柵極連接所述第二節(jié)點(diǎn)PDl或所述第四節(jié)點(diǎn)PD2 ；
[0130]所述第二上拉和下拉單元22，包括第三晶體管M3和第四晶體管M4，所述第三晶體管M3的源極連接所述第一電壓端VI，所述第三晶體管M3的漏極連接所述第二節(jié)點(diǎn)HH，所述第三晶體管M3的第一柵極連接所述第二時(shí)鐘信號(hào)端CLK2 ；
[0131 ] 所述第四晶體管M4的源極連接所述第二節(jié)點(diǎn)roi，所述第四晶體管M4的漏極連接所述第二電壓端V2，所述第四晶體管M4的第一柵極連接所述信號(hào)輸入端INPUT ；
[0132]所述第三上拉和下拉單元23，包括第五晶體管M5和第六晶體管M6，所述第五晶體管M5的源極連接第三電壓端V3，所述第五晶體管M5的漏極連接所述第四節(jié)點(diǎn)TO2，所述第五晶體管M5的第一柵極連接所述第二時(shí)鐘信號(hào)端CLK2 ；
[0133]所述第六晶體管M6的源極連接所述第四節(jié)點(diǎn)TO2，所述第六晶體管M6的漏極連接所述第四電壓端V4，所述第六晶體管M6的第一柵極連接所述第一節(jié)點(diǎn)PUl ；
[0134]所述第四上拉和下拉單元24，包括第七晶體管M7和第八晶體管M8，所述第七晶體管M7的源極連接所述第三電壓端V3，所述第七晶體管M7的第一柵極連接所述第三電壓端V3，所述第七晶體管M7的漏極連接所述第三節(jié)點(diǎn)PU2 ；
[0135]所述第八晶體管M8的源極連接所述第三節(jié)點(diǎn)TO2，所述第八晶體管M8的第一柵極連接所述第四節(jié)點(diǎn)TO2，所述第八晶體管M8的漏極連接所述第四電壓端V4 ；
[0136]所述第五上拉和下拉單元25，包括第九晶體管M9和第十晶體管M10，所述第九晶體管M9的源極連接所述第一時(shí)鐘信號(hào)端CLKl，所述第九晶體管M9的第一柵極連接所述第一節(jié)點(diǎn)PUl或所述第三節(jié)點(diǎn)PU2，所述第九晶體管M9的漏極連接所述輸出端OUTPUT ；
[0137]所述第十晶體管MlO的源極連接所述輸出端OUTPUT，所述第十晶體管MlO的第一柵極連接所述第二節(jié)點(diǎn)PDl或所述第四節(jié)點(diǎn)TO2，所述第十晶體管MlO的漏極連接所述第二電壓端V2。
[0138]可選的，所述第一晶體管Ml、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第七晶體管M7和第八晶體管M8中包含至少一個(gè)雙柵極晶體管時(shí),所述至少一個(gè)雙柵極晶體管中每個(gè)晶體管還包括第二柵極，其中所述至少一個(gè)雙柵極晶體管中同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)；
[0139]或者，
[0140]所述第二晶體管M2為雙柵極晶體管時(shí)，所述第二晶體管M2包括第二柵極所述第二晶體管M2的第二柵極連接所述第四節(jié)點(diǎn)PD2或所述第二節(jié)點(diǎn)HH ；
[0141]或者，
[0142]第九晶體管M9為雙柵極晶體管時(shí)，所述第九晶體管M9包括第二柵極所述第九晶體管M9第二柵極連接所述第三節(jié)點(diǎn)PU2或所述第一節(jié)點(diǎn)PUl ；
[0143]或者，
[0144]第十晶體管MlO為雙柵極晶體管時(shí)，所述第十晶體管MlO包括第二柵極所述第十晶體MlO管第二柵極連接所述第四節(jié)點(diǎn)PD2或所述第二節(jié)點(diǎn)roi。
[0145]進(jìn)一步的，為了達(dá)到同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)的目的，可以將同一個(gè)雙柵極晶體管的第一柵極和第二柵極直接連接(如圖8示出的M1、M3、M4、M5、M6、M7、M8)，或者，所述同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。該控制信號(hào)輸入單元可以為單片機(jī)或者其他具有時(shí)序信號(hào)輸出功能的裝置或設(shè)備。具體的，參照?qǐng)D6所示，不再贅述。其中圖9給出的是所有晶體管均采用雙柵極晶體管的特例，當(dāng)然根據(jù)實(shí)施例的表述本發(fā)明的保護(hù)范圍并不局限于所有晶體管均采用雙柵極晶體管。
[0146]本發(fā)明的實(shí)施例提供的GOA單元，通過(guò)在GOA單元中設(shè)置雙柵極晶體管，使得上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉能夠加速對(duì)所述節(jié)點(diǎn)的充電或放電，或者所減少通過(guò)所述節(jié)點(diǎn)的漏電流，從而能夠提聞電路響應(yīng)速度，減少漏電流。[0147]圖10所示為圖9所示的GOA單元的工作時(shí)序信號(hào)，和圖5對(duì)應(yīng)的實(shí)施例類似的，每個(gè)GOA單元也包括三個(gè)工作階段，具體工作原理不再贅述，區(qū)別是以V1、V3為高電平，V2、V4為低電平，其中，Vl和V3的電壓幅度相同或者不相同，V2、V4的電壓幅度相同或不相同，在下述實(shí)施例中以Vl為第一高電平VDD1，V3為第二高電平VDD2 ；V2為第一低電平VSS1，V4為第二低電平VSS2 ;當(dāng)所有晶體管均為高電平導(dǎo)通低電平截止為例，當(dāng)Vl和V3的電壓幅度不相同，V2、V4的電壓幅度不相同時(shí)可以為對(duì)應(yīng)的節(jié)點(diǎn)提供更高的上拉電壓或者更低的下拉電壓，以保證電路響應(yīng)速度，減少漏電流，例如一種可實(shí)施的方式VDDl小于或者等于VDD2，VSSl大于或者等于VSS2。
[0148]可以想到的是，以上圖9示出的連接方式，僅僅是圖9對(duì)應(yīng)的實(shí)施例中描述的一種連接方式，即圖9對(duì)應(yīng)的實(shí)施例中描述了不僅一種連接方式，只是未以附圖的形式全部示出，因此基于圖9對(duì)應(yīng)的實(shí)施例中的描述還可以得出其他的附圖；此外以上是基于開關(guān)晶體管的導(dǎo)通狀態(tài)進(jìn)行描述，當(dāng)然在開關(guān)晶體管的類型固定時(shí)，其柵極的控制電壓是確定，因此未對(duì)時(shí)序圖中的所反映出的輸入或輸出的信號(hào)的電平的高低進(jìn)行描述，這是本領(lǐng)域技術(shù)人員可以輕易想到的。本發(fā)明實(shí)施例也可以所采用P型晶體管實(shí)現(xiàn)，通過(guò)調(diào)整輸入的信號(hào)時(shí)序即可。具體的結(jié)合上述的實(shí)施例可知這只是信號(hào)高低電平的轉(zhuǎn)換，這里不再贅述。
[0149]本發(fā)明實(shí)施例還提供了一種顯示裝置，比如可以為顯示面板，或者陣列基板。
[0150]具體的，該顯示裝置為陣列基板時(shí)，在該陣列基板上形成有GOA電路；且6(^電路為上述實(shí)施例所提供的GOA電路。
[0151]該顯示裝置為顯示面板時(shí)，包括:顯示區(qū)域，具有用于顯示圖像的多個(gè)像素；G0A電路，用于將掃描信號(hào)送至顯示區(qū)域；以及，數(shù)據(jù)驅(qū)動(dòng)電路，用于將數(shù)據(jù)信號(hào)送至顯示區(qū)域。其中GOA電路為上述 的GOA電路。另外，顯示面板可以用作電子紙、手機(jī)、電視、數(shù)碼相框等等顯不設(shè)備。
[0152]本發(fā)明的實(shí)施例提供的顯示裝置，通過(guò)在GOA單元中設(shè)置雙柵極晶體管，使得上拉和下拉單元對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉能夠加速對(duì)所述節(jié)點(diǎn)的充電或放電，或者所減少通過(guò)所述節(jié)點(diǎn)的漏電流，從而能夠提聞電路響應(yīng)速度，減少漏電流。
[0153]以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)所述以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種驅(qū)動(dòng)電路，其特征在于，至少一個(gè)上拉和下拉單元，所述上拉和下拉單元用于對(duì)控制的節(jié)點(diǎn)電壓進(jìn)行上拉或下拉； 所述至少一個(gè)上拉和下拉單元中至少包含一個(gè)雙柵極晶體管， 所述雙柵極晶體管用于在導(dǎo)通狀態(tài)下加速對(duì)所述節(jié)點(diǎn)的充電或放電； 或者，所述雙柵極晶體管用于在截止?fàn)顟B(tài)下減少通過(guò)所述節(jié)點(diǎn)的漏電流。
2.根據(jù)權(quán)利要求1所述的驅(qū)動(dòng)電路，其特征在于，同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。
3.根據(jù)權(quán)利要求1所述的驅(qū)動(dòng)電路，其特征在于，上拉和下拉單元中均至少包含一個(gè)雙柵極晶體管，所述上拉和下拉單元的雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述上拉和下拉單元的雙柵極晶體管的第二柵極提供不同時(shí)序信號(hào)。
4.根據(jù)權(quán)利要求1所述的驅(qū)動(dòng)電路，其特征在于，包括至少一個(gè)上拉和下拉單元，連接第一信號(hào)端、第二信號(hào)端、第一信號(hào)輸入端、控制節(jié)點(diǎn)和第二信號(hào)輸入端；用于在所述第一信號(hào)輸入端的信號(hào)控制下將所述控制節(jié)點(diǎn)的電壓與所述第一信號(hào)端拉齊，或者在所述第二信號(hào)輸入端的控制下將所述控制節(jié)點(diǎn)的電壓與所述第二信號(hào)端拉齊。
5.根據(jù)權(quán)利要求4所述的驅(qū)動(dòng)電路，其特征在于，所述上拉和下拉單元包括上拉子單元和下拉子單元； 所述上拉子單元包含一個(gè)雙柵極晶體管，該雙柵極晶體管的第二柵極和第一柵極連接相同的時(shí)序信號(hào)，該雙柵極晶體管的源極連接第一信號(hào)端，該雙柵極晶體管的漏極連接所述控制節(jié)點(diǎn)； 和\或， 所述下拉子單元包括一個(gè)雙柵極晶體管，該雙柵極晶體管第二柵極和第一柵極連接相同的時(shí)序信號(hào)，源極連接第二信號(hào)端，漏極連接所述控制節(jié)點(diǎn)。
6.一種GOA單元，其特征在于，包括:權(quán)利要求1-5任一項(xiàng)所述的驅(qū)動(dòng)電路。
7.根據(jù)權(quán)利要求6所述的GOA單元，其特征在于，所述GOA單元，包括: 第一上拉和下拉單元，連接第一電壓端、第二電壓端、信號(hào)輸入端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；用于在所述信號(hào)輸入端的信號(hào)控制下將所述第一節(jié)點(diǎn)的電壓與所述第一電壓端拉齊，或者在所述第二節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電壓端拉齊； 第二上拉和下拉單元，連接第二時(shí)鐘信號(hào)端、所述第一電壓端、第二電壓端、信號(hào)輸入端、第一節(jié)點(diǎn)和第二節(jié)點(diǎn)；用于在所述第二時(shí)鐘信號(hào)端信號(hào)的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電壓端的電壓拉齊，或者在所述信號(hào)輸入端的信號(hào)控制下將所述第二節(jié)點(diǎn)的電壓與所述第二電壓端拉齊； 第三上拉和下拉單元，連接第一時(shí)鐘信號(hào)端、輸出端、所述第一節(jié)點(diǎn)、第二節(jié)點(diǎn)和所述第二電壓端；用于在所述第一節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出，或者在所述第二節(jié)點(diǎn)的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
8.根據(jù)權(quán)利要求7所述的GOA單元，其特征在于， 所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述第一電壓端，所述第一晶體管的漏極連接所述第一節(jié)點(diǎn)；所述第一晶體管的第一柵極連接所述信號(hào)輸入端； 所述第二晶體管的源極連接所述第一節(jié)點(diǎn)，所述第二晶體管的漏極連接所述第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點(diǎn)； 所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的漏極連接所述第二節(jié)點(diǎn)，所述第三晶體管的第一柵極連接所述第二時(shí)鐘信號(hào)端； 所述第四晶體管的源極連接所述第二節(jié)點(diǎn)，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的柵極連接所述信號(hào)輸入端； 所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接所述第一時(shí)鐘信號(hào)端，所述第五晶體管的漏極連接所述輸出端，所述第五晶體管的柵極連接所述第一節(jié)點(diǎn)； 所述第六晶體管的源極連接所述輸出端，所述第六晶體管的漏極連接所述第二電壓端，所述第六晶體管的柵極連接所述第二節(jié)點(diǎn)。
9.根據(jù)權(quán)利要求8所述的GOA單元，其特征在于，所述第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管和第六晶體管中包含至少一個(gè)雙柵極晶體管時(shí)，所述至少一個(gè)雙柵極晶體管中的每個(gè)晶體管還包括第二柵極，所述至少一個(gè)雙柵極晶體管中同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)。
10.根據(jù)權(quán)利要求9所述的GOA單元，其特征在于，所述同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。
11.根據(jù)權(quán)利要求6所述的GOA單元，其特征在于， 第一上拉和下拉單兀，連接信號(hào)輸入端、第一節(jié)點(diǎn)、第二電壓端，第一上拉和下拉單兀還連接第二節(jié)點(diǎn)和/或第四節(jié)點(diǎn)，用于在所述信號(hào)輸入端的控制下將所述第一節(jié)點(diǎn)的電壓與所述信號(hào)輸入端的電壓拉齊，或者，在所述第二節(jié)點(diǎn)和/或所述第四節(jié)點(diǎn)的控制下將所述第一節(jié)點(diǎn)的電壓與所述第二電壓端拉齊； 第二上拉和下拉單元，連接第二時(shí)鐘信號(hào)端、第一電壓端、所述第二節(jié)點(diǎn)和所述第二電壓端；用于在所述第二時(shí)鐘信號(hào)端的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電壓端拉齊，或者，在所述信號(hào)輸入端的控制下將所述第二節(jié)點(diǎn)的電壓與所述第一電壓端拉齊；第三上拉和下拉單元，連接第三電壓端、第四節(jié)點(diǎn)、第四電壓端、所述第一節(jié)點(diǎn)和第二時(shí)鐘信號(hào)端；用于在所述第二時(shí)鐘信號(hào)的控制下將所述第四節(jié)點(diǎn)的電壓與所述第三電壓端拉齊，或者，在所述第一節(jié)點(diǎn)的控制下將所述第四節(jié)點(diǎn)的電壓與所述第四電壓端拉齊； 第四上拉和下拉單元，連接第三電壓端、所述第三節(jié)點(diǎn)、第四節(jié)點(diǎn)和第四電壓端，用于在所述第三電壓端的控制下將所述第三節(jié)點(diǎn)的電壓與所述第三電壓端拉齊，或者，將在所述第四節(jié)點(diǎn)的控制下將所述第三節(jié)點(diǎn)的電壓與所述第四電壓端拉齊； 第五上拉和下拉單元，連接第一時(shí)鐘信號(hào)端和輸出端，所述第五上拉和下拉單元還連接所述第一節(jié)點(diǎn)和/或第三節(jié)點(diǎn)，所述第五上拉和下拉單元還連接所述第二節(jié)點(diǎn)和/或第四節(jié)點(diǎn)；用于在所述第一節(jié)點(diǎn)和/或第三節(jié)點(diǎn)的控制下將所述第一時(shí)鐘信號(hào)端的信號(hào)在所述輸出端輸出，或者在所述第二節(jié)點(diǎn)和/或所述第四節(jié)點(diǎn)的控制下將所述輸出端的電壓與所述第二電壓端拉齊。
12.根據(jù)權(quán)利要求11所述的GOA單元，其特征在于， 所述第一上拉和下拉單元，包括第一晶體管和第二晶體管，所述第一晶體管的源極連接所述信號(hào)輸入端，所述第一晶體管的第一柵極連接所述信號(hào)輸入端，所述第一晶體管的漏極連接所述第一節(jié)點(diǎn)； 所述第二晶體管的源極連接所述第一節(jié)點(diǎn)，所述第二晶體管的漏極連接第二電壓端，所述第二晶體管的第一柵極連接所述第二節(jié)點(diǎn)或所述第四節(jié)點(diǎn)； 所述第二上拉和下拉單元，包括第三晶體管和第四晶體管，所述第三晶體管的源極連接所述第一電壓端，所述第三晶體管的樓極連接所述第二節(jié)點(diǎn)，所述第三晶體管的第一柵極連接所述第二時(shí)鐘信號(hào)端； 所述第四晶體管的源極連接所述第二節(jié)點(diǎn)，所述第四晶體管的漏極連接所述第二電壓端，所述第四晶體管的第一柵極連接所述信號(hào)輸入端； 所述第三上拉和下拉單元，包括第五晶體管和第六晶體管，所述第五晶體管的源極連接第三電壓端，所述第五晶體管的漏極連接所述第四節(jié)點(diǎn)，所述第五晶體管的第一柵極連接所述第二時(shí)鐘信號(hào)端； 所述第六晶體管的源極連接所述第四節(jié)點(diǎn)，所述第六晶體管的漏極連接所述第四電壓端，所述第六晶體管的第一柵極連接所述第一節(jié)點(diǎn)； 所述第四上拉和下拉單元，包括第七晶體管和第八晶體管，所述第七晶體管的源極連接所述第三電壓端，所述第七晶體管的第一柵極連接所述第三電壓端，所述第七晶體管的漏極連接所述第三節(jié)點(diǎn)； 所述第八晶體管的源極連接所述第三節(jié)點(diǎn)，所述第八晶體管的第一柵極連接所述第四節(jié)點(diǎn)，所述第八晶體管的漏極連接所述第四電壓端； 所述第五上拉和下拉單元，包括第九晶體管和第十晶體管，所述第九晶體管的源極連接所述第一時(shí)鐘信號(hào)端，所述第九晶體管的第一柵極連接所述第一節(jié)點(diǎn)或所述第三節(jié)點(diǎn)，所述第九晶體管的漏極連接所述輸出端； 所述第十晶體管的源極連接所述輸出端，所述第十晶體管的第一柵極連接所述第二節(jié)點(diǎn)或所述第四節(jié)點(diǎn)，所述第十晶體管的漏極連接所述第二電壓端。
13.根據(jù)權(quán)利要求12所述的GOA單元，其特征在于，所述第一晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管和第八晶體管中包含至少一個(gè)雙柵極晶體管時(shí)，所述至少一個(gè)雙柵極晶體管中每個(gè)晶體管還包括第二柵極，其中所述至少一個(gè)雙柵極晶體管中同一個(gè)雙柵極晶體管的第一柵極和第二柵極輸入相同的時(shí)序信號(hào)； 或者， 所述第二晶體管為雙柵極晶體管時(shí)，所述第二晶體管包括第二柵極所述第二晶體管的第二柵極連接所述第四節(jié)點(diǎn)或所述第二節(jié)點(diǎn)； 或者， 第九晶體管為雙柵極晶體管時(shí)，所述第九晶體管包括第二柵極所述第九晶體管第二柵極連接所述第三節(jié)點(diǎn)或所述第一節(jié)點(diǎn)； 或者， 第十晶體管為雙柵極晶體管時(shí)，所述第十晶體管包括第二柵極所述第十晶體管第二柵極連接所述第四節(jié)點(diǎn)或所述第二節(jié)點(diǎn)。
14.根據(jù)權(quán)利要求13所述的GOA單元，其特征在于，所述同一個(gè)雙柵極晶體管的第二柵極連接控制信號(hào)輸入單元，所述控制信號(hào)輸入單元用于向所述同一個(gè)雙柵極晶體管的第二柵極提供與所述同一個(gè)雙柵極晶體管第一柵極相同的時(shí)序信號(hào)。
15.一種GOA電路，其特征在于，包括串聯(lián)的至少一個(gè)權(quán)利要求6-15任一項(xiàng)所述的GOA單元。
16.一種顯示裝置，其特征在于，包括:權(quán)利要求10所述的GOA電路。
17.—種驅(qū)動(dòng)電路的驅(qū)動(dòng)方法，其特征在于，所述驅(qū)動(dòng)電路包括至少包含一個(gè)雙柵極晶體管時(shí)，包括: 導(dǎo)通所述雙柵極晶體管，加速對(duì)所述雙柵極晶體管漏極控制的節(jié)點(diǎn)的充電或放電； 或者， 截止所述雙柵極晶體管，減少通過(guò)所述雙柵極晶體管源極控制的節(jié)點(diǎn)的漏電流。
18.根據(jù)權(quán)利要求17所述的方法，其特征在于，在所述雙柵極晶體管的第一柵極和第二柵極輸入相同或者不相同的時(shí)序信號(hào)。
19.根據(jù)權(quán)利要求17所述的方法，其特征在于，所述雙柵極晶體管的第一柵極和第二柵極連接。
【文檔編號(hào)】G09G3/20GK103927965SQ201410108691
【公開日】2014年7月16日 申請(qǐng)日期:2014年3月21日 優(yōu)先權(quán)日:2014年3月21日
【發(fā)明者】商廣良 申請(qǐng)人:京東方科技集團(tuán)股份有限公司