移位寄存單元、移位寄存器和顯示裝置制造方法
【專利摘要】本實(shí)用新型提供一種移位寄存單元，該移位寄存單元包括第一驅(qū)動(dòng)信號(hào)輸入端、第一驅(qū)動(dòng)信號(hào)輸出端、第一時(shí)鐘信號(hào)輸入端、第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管和自舉電容，其中，移位寄存單元還包括下拉單元，該下拉單元的第一端與開關(guān)晶體管的柵極相連，下拉單元的第二端與復(fù)位晶體管的柵極相連，下拉單元的第三端與第一輸出下拉晶體管的柵極相連，復(fù)位晶體管的源極與第二低電平輸入端相連，第一輸出下拉晶體管的源極與第三低電平輸入端相連。本實(shí)用新型還提供一種包括移位寄存單元的移位寄存器，一種包括該移位寄存器的柵極驅(qū)動(dòng)器和一種包括該柵極驅(qū)動(dòng)器的顯示裝置。移位寄存單元中可以使用耗盡型晶體管。
【專利說明】移位寄存單元、移位寄存器和顯示裝置【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及顯示領(lǐng)域，具體地，涉及一種移位寄存單元、一種包括該移位寄存單元的移位寄存器和一種包括該移位寄存器的顯示裝置。
【背景技術(shù)】
[0002]隨著平板顯示的發(fā)展，高分辨率、窄邊框成為發(fā)展的潮流，而在顯示面板上集成柵極驅(qū)動(dòng)電路是實(shí)現(xiàn)高分辨率、窄邊框顯示最重要的解決辦法。
[0003]圖1中所不的是現(xiàn)有的基本的移位寄存單兀的電路圖，如圖1所不，該基本的移位寄存單元包括上拉晶體管T100、輸出下拉晶體管T200、自舉電容Cl、上拉控制晶體管T300、下拉控制晶體管T400、第一時(shí)鐘信號(hào)輸入端CLK、下拉單兀13、驅(qū)動(dòng)信號(hào)輸入端OUT (n_l)和驅(qū)動(dòng)信號(hào)輸出端OUT (η)。
[0004]在圖1中，上拉節(jié)點(diǎn)PU點(diǎn)為與上拉晶體管Tioo的柵極連接的節(jié)點(diǎn)，下拉節(jié)點(diǎn)ro為與輸出下拉晶體管T200的柵極連接的節(jié)點(diǎn)。從驅(qū)動(dòng)信號(hào)輸入端OUT (η-1)輸入起始信號(hào)STV, VGL表示低電平。圖2中所示的是圖1中的移位寄存單元在工作時(shí)各信號(hào)的時(shí)序圖，VGH表示高電平。
[0005]a-si (非晶硅)和p-si (多晶硅)制成的薄膜晶體管為增強(qiáng)型薄膜晶體管，當(dāng)使用增強(qiáng)型TFT技術(shù)制作該基本的移位寄存單元電路時(shí)，圖1中所示的移位寄存單元可以正常工作(如圖2的實(shí)線部分所示)。
[0006]近年來，氧化物薄膜晶體管作為一種非常有潛力的半導(dǎo)體技術(shù)，相比于p-si工藝更簡單，成本更低，相比于a-si遷移率更高，因而越來越受到重視，未來很可能是各種顯示面板、尤其是OLED (有機(jī)發(fā)光二極管)和柔性顯示的主流背板驅(qū)動(dòng)技術(shù)。然而氧化物薄膜晶體管具有耗盡型的特點(diǎn)，如圖2中虛線部分所示，將作為耗盡型薄膜晶體管的氧化物薄膜晶體管直接應(yīng)用于圖1中所示的電路時(shí)，并不能正常工作。
[0007]原因解釋如下:耗盡型薄膜晶體管與增強(qiáng)型薄膜晶體管的差別見圖3和圖4，圖3為增強(qiáng)型薄膜晶體管的特性曲線圖，縱軸為薄膜晶體管漏極的電流，橫軸為柵源極的電壓，從圖3中所示的增強(qiáng)型薄膜晶體管的特性曲線圖中可以看出，當(dāng)Vgs (柵源電壓)電壓為零時(shí)，id(漏極電流)為零，說明Vgs為零時(shí)，增強(qiáng)型薄膜晶體管完全關(guān)閉。圖4為耗盡型薄膜晶體管的特性曲線圖，同樣縱軸為漏極電流，橫軸為柵源電壓，但該圖顯示的卻是Vgs為零時(shí)，id遠(yuǎn)大于零，而只有在柵源電壓為一定的負(fù)電壓時(shí)，id才為零。
實(shí)用新型內(nèi)容
[0008]本實(shí)用新型的目的在于提供一種移位寄存單元、一種包括該移位寄存單元的移位寄存器、一種包括該移位寄存器的柵極驅(qū)動(dòng)器和一種包括該柵極驅(qū)動(dòng)器的顯示裝置，所述移位寄存單元中可以使用耗盡型薄膜晶體管。
[0009]為了實(shí)現(xiàn)上述目的，作為本實(shí)用新型的一個(gè)方面，提供一種移位寄存單元，該移位寄存單兀包括第一驅(qū)動(dòng)信號(hào)輸入端、第一驅(qū)動(dòng)信號(hào)輸出端、第一時(shí)鐘信號(hào)輸入端、第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管和自舉電容，所述開關(guān)晶體管的漏極與所述第一驅(qū)動(dòng)信號(hào)輸入端相連，所述第一輸出下拉晶體管的漏極與所述第一驅(qū)動(dòng)信號(hào)輸出端相連，所述自舉電容的一端與所述第一上拉晶體管的柵極相連，另一端與所述第一驅(qū)動(dòng)信號(hào)輸出端相連，所述第一上拉晶體管的柵極與所述開關(guān)晶體管的源極相連，所述第一上拉晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第一上拉晶體管的漏極與所述第一驅(qū)動(dòng)信號(hào)輸出端相連，所述復(fù)位晶體管的漏極與所述開關(guān)晶體管的源極相連，其中，所述移位寄存單元還包括下拉單元，該下拉單元的第一端與所述開關(guān)晶體管的柵極相連，所述下拉單元的第二端與所述復(fù)位晶體管的柵極相連，所述下拉單元的第三端與所述第一輸出下拉晶體管的柵極相連，所述復(fù)位晶體管的源極與能夠輸出第二低電平的第二低電平輸入端相連，所述第一輸出下拉晶體管的源極與能夠輸出第三低電平的第三低電平輸入端相連，在求值階段，所述下拉單元能夠向所述第一輸出下拉晶體管的柵極、所述開關(guān)晶體管的柵極以及所述復(fù)位晶體管的柵極輸出第一低電平，所述第一低電平與所述第二低電平的差值小于所述復(fù)位晶體管的閾值電壓，所述第一低電平與所述第三低電平的差值小于所述第一輸出下拉晶體管的閾值電壓。
[0010]優(yōu)選地，所述移位寄存單元包括第一下拉模塊和第二下拉模塊，所述第一下拉模塊用于在預(yù)充電階段向所述第二端和所述第三端輸出第二低電平，該第二低電平與所述第三低電平的差值小于所述第一輸出下拉晶體管的閾值電壓，所述第二下拉模塊用于在所述求值階段向所述第二端和所述第三端輸出所述第一低電平。
[0011]優(yōu)選地，所述移位寄存單元包括第二驅(qū)動(dòng)信號(hào)輸出端，該第二驅(qū)動(dòng)信號(hào)輸出端與所述第一驅(qū)動(dòng)信號(hào)輸出端同步，且能夠輸出所述高電平和所述第一低電平，所述第二下拉模塊包括第一下拉控制晶體管和第二驅(qū)動(dòng)信號(hào)輸入端，該第一下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連，所述第一下拉控制晶體管的源極與所述第一低電平輸入端相連，所述第一下拉控制晶體管的漏極與所述第二端和所述第三端連接，所述第二驅(qū)動(dòng)信號(hào)輸入端與所述第一驅(qū)動(dòng)信號(hào)輸入端同步，且所述第二驅(qū)動(dòng)信號(hào)輸入端能夠輸入高電平和所述第一低電平，所述第二驅(qū)動(dòng)信號(hào)輸入端與第一端相連。
[0012]優(yōu)選地，所述第二下拉模塊還包括第二下拉控制晶體管，該第二下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連，所述第二下拉控制晶體管的源極與所述第一低電平輸入端相連，所述第二下拉控制晶體管的漏極與所述第一端相連。
[0013]優(yōu)選地，所述移位寄存單元還包括第二驅(qū)動(dòng)信號(hào)輸出模塊，該第二驅(qū)動(dòng)信號(hào)輸出模塊包括第二上拉晶體管和第二輸出下拉晶體管，所述第二上拉晶體管的柵極與所述第一上拉晶體管的柵極相連，所述第二上拉晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第二上拉晶體管的源極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連，所述第二輸出下拉晶體管的柵極與所述第一輸出下拉晶體管的柵極相連，所述第二輸出下拉晶體管的源極與所述第一低電平輸入端相連，所述第二輸出下拉晶體管的漏極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連。
[0014]優(yōu)選地，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端，該第二時(shí)鐘信號(hào)輸入端與所述第一時(shí)鐘信號(hào)輸入端相反，所述第一下拉模塊包括第三下拉控制晶體管和第四下拉控制晶體管，所述第四下拉控制晶體管的電阻小于第三下拉晶體管的電阻，所述第三下拉控制晶體管的柵極和漏極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第三下拉控制晶體管的源極與所述第二端相連，所述第四下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸入端相連，所述第四下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第四下拉控制晶體管的漏極與所述第二端相連，所述第二端與所述第三端相連。
[0015]優(yōu)選地，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端，該第二時(shí)鐘信號(hào)輸入端與所述第一時(shí)鐘信號(hào)輸入端相反，所述第一下拉模塊包括第三下拉控制晶體管、第四下拉控制晶體管、第五下拉控制晶體管和第六下拉控制晶體管，所述第四下拉控制晶體管的電阻小于第三下拉晶體管的電阻，所述第六下拉控制晶體管的電阻小于所述第五下拉控制晶體管的電阻，所述第三下拉控制晶體管的柵極和漏極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第三下拉控制晶體管的源極與所述第四下拉控制晶體管的漏極相連，所述第四下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸入端相連，所述第四下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第四下拉控制晶體管的漏極與所述第三下拉控制晶體管的源極相連，所述第五下拉控制晶體管的柵極和漏極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第五下拉控制晶體管的源極與所述第二端相連，所述第六下拉控制晶體管的柵極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第六下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第六下拉控制晶體管的漏極與所述第二端相連，所述第二端與所述第三端相連。
[0016]優(yōu)選地，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端，該第二時(shí)鐘信號(hào)輸入端與所述第一時(shí)鐘信號(hào)輸入端相反，所述第一下拉模塊包括第七下拉控制晶體管和下拉電容，該下拉電容的電阻大于所述第七下拉控制晶體管的電阻，所述下拉電容的一端與所述第二時(shí)鐘信號(hào)輸入端相連，所述下拉電容的另一端與所述第二端相連，所述第七下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸入端相連，所述第七下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第七下拉控制晶體管的漏極與所述第二端相連，所述第二端與所述第三端相連。
[0017]優(yōu)選地，所述第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管中的至少一個(gè)為耗盡型晶體管。
[0018]優(yōu)選地，所述第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管均為N溝道薄膜晶體管。
[0019]作為本實(shí)用新型的另一個(gè)方面，還提供一種移位寄存器，該移位寄存器包括多級(jí)移位寄存單元，其中，所述移位寄存單元為本實(shí)用新型所提供的上述移位寄存單元，下一級(jí)所述移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸入端與上一級(jí)所述移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸出端相連。
[0020]作為本實(shí)用新型的還一個(gè)方面，提供一種顯示裝置，該顯示裝置包括薄膜晶體管、數(shù)據(jù)線、柵線和與該柵線電連接的移位寄存器，其中，所述移位寄存器為本實(shí)用新型所提供的上述移位寄存器，所述移位寄存器的第一驅(qū)動(dòng)信號(hào)輸出端與所述柵線連接。
[0021]本實(shí)用新型所提供的移位寄存單元中，在求值階段，第一輸出下拉晶體管的柵極電位為第一低電平，源極電位為第三低電平，因此，第一輸出下拉晶體管在求值階段完全關(guān)閉；復(fù)位晶體管的源極電位為第二低電平，柵極電位為第一低電平，因此，復(fù)位晶體管完全關(guān)閉；開關(guān)晶體管的源極電位與上拉節(jié)點(diǎn)的電位相同(聞?dòng)诼勲娖?，開關(guān)晶體管的棚極電位為第一低電平，因此，開關(guān)晶體管也完全關(guān)閉。
[0022]即使第一輸出下拉晶體管、開關(guān)晶體管以及復(fù)位晶體管均為耗盡型晶體管，該第一輸出下拉晶體管、開關(guān)晶體管以及復(fù)位晶體管也可以在求值極端完全關(guān)閉，不會(huì)產(chǎn)生漏電，從而可以使上拉節(jié)點(diǎn)耦合至較高的電位。
【專利附圖】
【附圖說明】
[0023]附圖是用來提供對(duì)本實(shí)用新型的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與下面
的【具體實(shí)施方式】一起用于解釋本實(shí)用新型，但并不構(gòu)成對(duì)本實(shí)用新型的限制。在附圖中:
[0024]圖1是現(xiàn)有基本的移位寄存單兀的電路圖；
[0025]圖2是圖1中所示的移位寄存單元在工作時(shí)各信號(hào)的時(shí)序圖；
[0026]圖3是增強(qiáng)型晶體管的特性曲線圖；
[0027]圖4是耗盡型晶體管的特性曲線圖；
[0028]圖5是本實(shí)用新型所提供的移位寄存單元的原理圖；
[0029]圖6是本實(shí)用新型所提供的移位寄存單元第一種實(shí)施方式的電路圖；
[0030]圖7是本實(shí)用新型所提供的移位寄存單元的第二種實(shí)施方式的電路圖；
[0031]圖8是本實(shí)用新型所提供的移位寄存單元的第三種實(shí)施方式的電路圖；
[0032]圖9是本實(shí)用新型所提供的移位寄存單元的第四種實(shí)施方式的電路圖；
[0033]圖10是本實(shí)用新型所提供的移位寄存單元工作時(shí)各信號(hào)的時(shí)序圖；
[0034]圖11是本實(shí)用新型所提供的移位寄存器的示意圖。
[0035]附圖標(biāo)記說明
[0036]
Tl:第一J:拉Jl體管T2:第一輸出—Ftttft你管
T3:開關(guān)晶體筲T4:復(fù)位晶體宵
T5:第:.....上拉品體管T6:第:.....二輸出—K拉品體宵
T7:第三下拉控制AA體管Tl第卩rF拉控制品體管
T9:第―:下拉控制品體管T10:第一下拉控制品體管
TH:笫Il下拉控制丨丨丨丨丨丨體IfT12:第六下拉控制品休-Tf
TB；第七F拉控制Λ體宵Cl；自年電容
C2:下拉電容CLK:第一時(shí)鐘ffr號(hào)輸入端
CLKB:第—:時(shí)鐘倍ifJ輸入端10:第一驅(qū)動(dòng)倍兮輸入端
11;第-*驅(qū)動(dòng)倍兮輸丨11I端12；第:I驅(qū)動(dòng)倍號(hào)輸I111端
13:下拉單元14；第..:驅(qū)動(dòng)倍號(hào)輸入端
13a:第一下拉模塊13b;第..:下拉模塊
15:第二驅(qū)動(dòng)倍號(hào)輸出模塊 VGH:高電平 VGL:低電Y.VGLi:第一低電平
VGL2:第.+:低電Y.VGL3:第二低電1Λ
【具體實(shí)施方式】[0037]以下結(jié)合附圖對(duì)本實(shí)用新型的【具體實(shí)施方式】進(jìn)行詳細(xì)說明。應(yīng)當(dāng)理解的是，此處所描述的【具體實(shí)施方式】僅用于說明和解釋本實(shí)用新型，并不用于限制本實(shí)用新型。
[0038]如圖5所示，作為本實(shí)用新型的一個(gè)方面，提供一種移位寄存單元，該移位寄存單兀包括第一驅(qū)動(dòng)信號(hào)輸入端10、第一驅(qū)動(dòng)信號(hào)輸出端11、第一時(shí)鐘信號(hào)輸入端CLK、第一上拉晶體管Tl、第一輸出下拉晶體管T2、開關(guān)晶體管T3、復(fù)位晶體管T4和自舉電容Cl，開關(guān)晶體管T3的漏極與第一驅(qū)動(dòng)信號(hào)輸入端10相連，第一輸出下拉晶體管T2的漏極與第一驅(qū)動(dòng)信號(hào)輸出端相連11，自舉電容Cl的一端與第一上拉晶體管Tl的柵極相連，另一端與第一驅(qū)動(dòng)信號(hào)輸出端11相連，第一上拉晶體管Tl的柵極與開關(guān)晶體管T3的源極相連，第一上拉晶體管Tl的漏極與第一時(shí)鐘信號(hào)輸入端CLK相連,第一上拉晶體管Tl的漏極與第一驅(qū)動(dòng)信號(hào)輸出端11相連，復(fù)位晶體管T4的漏極與開關(guān)晶體管T3的源極相連，其中，所述移位寄存單元還包括下拉單元13，該下拉單元13的第一端a與開關(guān)晶體管T3的柵極相連，下拉單元13的第二端b與復(fù)位晶體管T4的柵極相連，下拉單元13的第三端c與第一輸出下拉晶體管T2的柵極相連，復(fù)位晶體管T4的源極與能夠輸出第二低電平VGL2的第二低電平輸入端相連，第一輸出下拉晶體管T2的源極與能夠輸出第三低電平VGL3的第三低電平輸入端相連，在求值階段，下拉單元13可以向第一輸出下拉晶體管T2的柵極、開關(guān)晶體管T3的柵極以及復(fù)位晶體管T4的柵極輸出第一低電平VGL1，該第一低電平VGLl與第二低電平VGL2的差值小于復(fù)位晶體管T4的閾值電壓卿，VGL1-VGL2 < Vth，T4)，第一低電平VGLl與第三低電平VGL3的差值小于第一輸出下拉晶體管T2的閾值電壓(B卩，VGL1-VGL3 < Vth，T2)。
[0039]本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解的是，第一上拉晶體管Tl的柵極形成為上拉節(jié)點(diǎn)PU，第一輸出下拉晶體管T2的柵極形成為下拉節(jié)點(diǎn)PD，該下拉節(jié)點(diǎn)H)與下拉單元13的第三端C重合(參見圖6至圖9)。
[0040]在求值階段(S卩，圖10中的階段②)，第一輸出下拉晶體管T2的柵極電位為第一低電平VGL1，源極電位為第三低電平VGL3，因此，第一輸出下拉晶體管T2在求值階段完全關(guān)閉；復(fù)位晶體管T4的源極電位為第二低電平VGL2，柵極電位為第一低電平VGL1，因此，復(fù)位晶體管T4完全關(guān)閉；開關(guān)晶體管T3的源極電位與上拉節(jié)點(diǎn)F1U的電位相同(聞?dòng)诼勲娖絍GH),開關(guān)晶體管T3的柵極電位為第一低電平VGLl，因此，開關(guān)晶體管T3也完全關(guān)閉。
[0041]即使第一輸出下拉晶體管T2、開關(guān)晶體管T3以及復(fù)位晶體管T4均為耗盡型晶體管，該第一輸出下拉晶體管T2、開關(guān)晶體管T3以及復(fù)位晶體管T4也可以在求值極端完全關(guān)閉，不會(huì)產(chǎn)生漏電，從而可以使上拉節(jié)點(diǎn)耦合至較高的電位，使第一上拉晶體管Tl開啟，并使得第一驅(qū)動(dòng)信號(hào)輸出端可以輸出高電平VGH。
[0042]應(yīng)當(dāng)理解的是，在預(yù)充電階段(B卩，圖10中的階段①)，下拉單元13的第一端a應(yīng)當(dāng)可以向開關(guān)晶體管T3的柵極輸出高電平，使得開關(guān)晶體管T3開啟，對(duì)上拉節(jié)點(diǎn)進(jìn)行充電。并且，在預(yù)充電階段，復(fù)位晶體管T4和第一輸出下拉晶體管T2應(yīng)當(dāng)至少大致關(guān)閉，以保證預(yù)充電階段的正常進(jìn)行。
[0043]還應(yīng)當(dāng)理解的是，在復(fù)位階段，下拉單元13的第二端b應(yīng)當(dāng)可以向復(fù)位晶體管T4的柵極輸出高電平VGH，使得復(fù)位晶體管T4開啟，從而對(duì)上拉節(jié)點(diǎn)I3U進(jìn)行放電。
[0044]下面結(jié)合圖6至圖9描述下拉單元13的具體結(jié)構(gòu)。
[0045]如圖6至圖9中所示，所述移位寄存單元可以包括第一下拉模塊13a和第二下拉模塊13b，第一下拉模塊13a用于在預(yù)充電階段(S卩，圖10中的階段①)向下拉單元的第二端b和下拉單元的第三端c輸出第二低電平VGL2，該第二低電平VGL2與第三低電平VGL3的差值小于第一輸出下拉晶體管T2的閾值電壓Vth，T2,(即VGL2-VGL3 < Vth，T2),第二下拉模塊13b用于在所述求值階段向下拉單元的第一端a、第二端b和第三端c輸出第一低電平VGLl。
[0046]在預(yù)充電階段，第一輸出下拉晶體管T2完全關(guān)閉，復(fù)位晶體管T4大致關(guān)閉，因此，可以正常對(duì)上拉節(jié)點(diǎn)PU進(jìn)行充電。
[0047]更具體地，為了使得第二下拉模塊13b可以在求值階段向下拉單元的第一端a、第二端b和第三端c輸出第一低電平VGL1，如圖6至9中所示，所述移位寄存單元還可以包括第二驅(qū)動(dòng)信號(hào)輸出端12,該第二驅(qū)動(dòng)信號(hào)輸出端12與第一驅(qū)動(dòng)信號(hào)輸出端11同步,且能夠輸出高電平VGH和第一低電平VGL1，第二下拉模塊13b可以包括第一下拉控制晶體管TlO和第二驅(qū)動(dòng)信號(hào)輸入端14，該第一下拉控制晶體管TlO的柵極與第二驅(qū)動(dòng)信號(hào)輸出端12相連，第一下拉控制晶體管TlO的源極與所述第一低電平輸入端相連，第一下拉控制晶體管TlO的漏極與所述下拉單元的第二端b和第三端c連接，第二驅(qū)動(dòng)信號(hào)輸入端14與所述下拉單元的第一端a相連，第二驅(qū)動(dòng)信號(hào)輸入端14與第一驅(qū)動(dòng)信號(hào)輸入端10同步，并且第二驅(qū)動(dòng)信號(hào)輸入端14可以向第一端a輸入高電平VGH和第一低電平VGLl。
[0048]第二驅(qū)動(dòng)信號(hào)輸入端14與第一驅(qū)動(dòng)信號(hào)輸入端10同步的意思是，當(dāng)通過第一驅(qū)動(dòng)信號(hào)輸入端10向開關(guān)晶體管T3的漏極輸入高電平VGH時(shí),通過第二驅(qū)動(dòng)信號(hào)輸入端14向開關(guān)晶體管T3的柵極輸入高電平VGH，當(dāng)通過第一驅(qū)動(dòng)信號(hào)輸入端10向開關(guān)晶體管T3的漏極輸入低電平時(shí)，通過第二驅(qū)動(dòng)信號(hào)輸入端14向開關(guān)晶體管T3的漏極輸入第一低電平 VGLl0
[0049]第二驅(qū)動(dòng)信號(hào)輸入端14可以確保開關(guān)晶體管T3在預(yù)充電階段開啟，并在求值階段關(guān)閉。
[0050]所謂第二驅(qū)動(dòng)信號(hào)輸出端12與第一驅(qū)動(dòng)信號(hào)輸出端11同步是指，當(dāng)?shù)谝或?qū)動(dòng)信號(hào)輸出端11輸出高電平時(shí)，第二驅(qū)動(dòng)信號(hào)輸出端12也輸出高電平，當(dāng)?shù)谝或?qū)動(dòng)信號(hào)輸出端11輸出低電平時(shí)，第二驅(qū)動(dòng)信號(hào)輸出端12也輸出低電平。第一驅(qū)動(dòng)信號(hào)輸出端11只在求值階段輸出高電平VGH，因此第二驅(qū)動(dòng)信號(hào)輸出端12也僅在求值階段輸出高電平VGH。
[0051]在求值階段，第一下拉控制晶體管TlO的柵極為第二驅(qū)動(dòng)信號(hào)輸出端12輸出的高電平VGH，所以第一下拉控制晶體管TlO導(dǎo)通，第一下拉控制晶體管TlO的漏極電位為第一低電平VGL1，以能夠?qū)⑺鱿吕瓎卧牡诙薭和第三端c的電位拉低至第一低電平VGLl。
[0052]為了確保開關(guān)晶體管T3在求值階段關(guān)閉，優(yōu)選地，第二下拉模塊13b還可以包括第二下拉控制晶體管T9，該第二下拉控制晶體管T9的柵極與第二驅(qū)動(dòng)信號(hào)輸出端12相連，第二下拉控制晶體管T9的源極與所述第一低電平輸入端相連，第二下拉控制晶體管T9的漏極與所述下拉單元的第一端a相連。
[0053]在求值階段，第二驅(qū)動(dòng)信號(hào)輸出端12向第二下拉控制晶體管T9的柵極輸出高電平，使第二下拉控制晶體管T9導(dǎo)通，并進(jìn)一步將所述下拉單元的第二端a的電位下拉至第一低電平VGLI。
[0054]下面介紹如何通過第二驅(qū)動(dòng)信號(hào)輸出端12輸出與第一驅(qū)動(dòng)信號(hào)同步的第二驅(qū)動(dòng)信號(hào)。[0055]如圖6至圖7中所示，移位寄存單元還包括第二驅(qū)動(dòng)信號(hào)輸出模塊15，該第二驅(qū)動(dòng)信號(hào)輸出模塊15包括第二上拉晶體管T5和第二輸出下拉晶體管T6，第二上拉晶體管T5的柵極與第一上拉晶體管Tl的柵極(上拉節(jié)點(diǎn)TO)相連，第二上拉晶體管T5的漏極與第一時(shí)鐘信號(hào)輸入端CLK相連,第二上拉晶體管T5的源極與第二驅(qū)動(dòng)信號(hào)輸出端12相連,第二輸出下拉晶體管T6的柵極與第一輸出下拉晶體管T2的柵極(下拉節(jié)點(diǎn)H))相連，第二輸出下拉晶體管T6的源極與所述第一低電平輸入端相連，第二輸出下拉晶體管T6的漏極與第二驅(qū)動(dòng)信號(hào)輸出端12相連。
[0056]如上所述，第二上拉晶體管T5的柵極也上拉節(jié)點(diǎn)PU相連，第二輸出下拉晶體管T6與下拉節(jié)點(diǎn)ro相連因此，在求值階段，第二驅(qū)動(dòng)信號(hào)輸出端12可以輸出高電平VGH，而在預(yù)充電階段、復(fù)位階段以及非工作階段，第二驅(qū)動(dòng)信號(hào)輸出端12可以輸出第一低電平VGL1。因此，在預(yù)充電階段、復(fù)位階段以及非工作階段，第一下拉控制角晶體管TlO和第二下拉控制晶體管T9大致關(guān)閉(雖然存在漏電流，但很小)。
[0057]第一下拉模塊13a有如下作用:第一、在復(fù)位階段拉高下拉節(jié)點(diǎn)H)處的電位，從而使得復(fù)位晶體管T4導(dǎo)通，對(duì)上拉節(jié)點(diǎn)PU進(jìn)行放電；第二、在移位寄存單元的非工作階段，對(duì)下拉節(jié)點(diǎn)ro進(jìn)行交流下拉，即下拉節(jié)點(diǎn)ro可以處在交變電壓狀態(tài)，避免長時(shí)間的直流偏壓導(dǎo)致下第一輸出下拉晶體管T2的傳輸曲線向右偏移老化失效，進(jìn)而提高整個(gè)移位寄存單元的使用壽命。
[0058]下面結(jié)合圖7至圖9介紹第一下拉模塊13a的幾種【具體實(shí)施方式】。
[0059]在如圖7中所示的第一種實(shí)施方式中，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端CLKB,該第二時(shí)鐘信號(hào)輸入端CLKB與第一時(shí)鐘信號(hào)輸入端CLK相反,第一下拉模塊13a包括第三下拉控制晶體管T7和第四下拉控制晶體管T8，第四下拉控制晶體管T8的電阻小于第三下拉控制晶體管T7的電阻，第三下拉控制晶體管T7的柵極和漏極與第二時(shí)鐘信號(hào)輸入端CLKB相連，第三下拉控制晶體管T7的源極與第二端b相連，第四下拉控制晶體管T8的柵極與第二驅(qū)動(dòng)信號(hào)輸入端14相連，第四下拉控制晶體管T8的源極與所述第二低電平輸入端相連，第四下拉控制晶體管T8的漏極與第二端b相連，第二端b與第三端c相連。
[0060]其中，第一時(shí)鐘信號(hào)輸入端CLK和第二時(shí)鐘信號(hào)輸入端CLKB相反的意思是，當(dāng)從第一時(shí)鐘信號(hào)輸入端CLK輸入高電平時(shí),從第二時(shí)鐘信號(hào)輸入端CLKB輸入低電平，當(dāng)從第一時(shí)鐘信號(hào)輸入端CLK輸入低電平時(shí),從第二時(shí)鐘信號(hào)輸入端CLKB輸入高電平。
[0061]下面結(jié)合圖7和圖10具體介紹本實(shí)用新型第一種實(shí)施方式的移位寄存單元的工
作原理。
[0062]在預(yù)充電階段(圖10中的階段①)，通過第一驅(qū)動(dòng)信號(hào)輸入端10輸入高電平VGH，通過第二驅(qū)動(dòng)信號(hào)輸入端14輸入高電平VGH,通過第一時(shí)鐘信號(hào)輸入端CLK輸入第一低電平VGLl，通過第二時(shí)鐘信號(hào)輸入端CLKB輸入高電平VGH。
[0063]開關(guān)晶體管T3導(dǎo)通，對(duì)上拉節(jié)點(diǎn)點(diǎn)進(jìn)行充電，使該上拉節(jié)點(diǎn)處的電位為高電平VGH,此時(shí),第一上拉晶體管Tl和第二上拉晶體管T5開啟，第一驅(qū)動(dòng)信號(hào)輸入端11和第二驅(qū)動(dòng)信號(hào)輸出端12均輸出由第一時(shí)鐘信號(hào)輸入端CLK輸入的第一低電平VGLl,因此，第一下拉控制晶體管TlO和第二下拉控制晶體管T9大致關(guān)閉。在該階段，第三下拉控制晶體管T7和第四下拉控制晶體管T8均導(dǎo)通。由于第四下拉控制晶體管T8的電阻小于第三下拉控制晶體管T7的電阻，因此，所述下拉單元的第二端b處的電位接近第二低電平VGL2，由于第二端b與第三端c相連，因此，第三端c (即，下拉節(jié)點(diǎn)PD)的電位為第二低電平VGL2。因此，第一輸出下拉晶體管T2完全關(guān)閉，復(fù)位晶體管T4大致關(guān)閉，充電過程可以正常進(jìn)行。
[0064]在求值階段(圖10中的階段②)，通過第一驅(qū)動(dòng)信號(hào)輸入端10輸入低電平，通過第二驅(qū)動(dòng)信號(hào)輸入端14輸入第一低電平VGL1,通過第一時(shí)鐘信號(hào)輸入端CLK輸入高電平VGH,通過第二時(shí)鐘信號(hào)輸入端CLKB輸入第一低電平VGLl。
[0065]上拉節(jié)點(diǎn)PU處的電位被自舉電容Cl耦合至更高，使第一上拉晶體管Tl和第二上拉晶體管T5開啟，第一驅(qū)動(dòng)信號(hào)輸出端11和第二驅(qū)動(dòng)信號(hào)輸出端12可以輸出高電平VGH,第一下拉控制晶體管TlO和第二下拉控制晶體管T9均因柵極電位為第二驅(qū)動(dòng)信號(hào)輸出端12輸出的高電平VGH而導(dǎo)通，因此，第三端c (即，下拉節(jié)點(diǎn)PD)和開關(guān)晶體管T3的柵極均被下拉至第一低電平VGL1，從而使得第一輸出下拉晶體管T2和開關(guān)晶體管T3徹底關(guān)閉。在求值階段，第三下拉控制晶體管T7和第四下拉控制晶體管T8關(guān)閉，而下拉單元的第二端b和第三端c相連，因此，第二端b的電位與第三端c的電位相同，均為第一低電平VGLl，使得復(fù)位晶體管T4徹底關(guān)閉。由此可知，在求值階段，第一輸出下拉晶體管T2、開關(guān)晶體管T3和復(fù)位晶體管T4均徹底關(guān)閉，不存在漏電現(xiàn)象，使得上拉節(jié)點(diǎn)PU可以具有較高的電位，確保從第一驅(qū)動(dòng)信號(hào)輸出端11輸出足夠高的高電平VGH。
[0066]在復(fù)位階段，通過第一驅(qū)動(dòng)信號(hào)輸入端10輸入低電平，通過第二驅(qū)動(dòng)信號(hào)輸入端14輸入低電平，通過第一時(shí)鐘信號(hào)輸入端CLK輸入第一低電平VGL1,通過第二時(shí)鐘信號(hào)輸入端CLKB輸入高電平VGH。
[0067]第二驅(qū)動(dòng)信號(hào)輸出端12輸出低電平，第一下拉控制晶體管TlO和第二下拉控制晶體管T9關(guān)閉，開關(guān)晶體管T3關(guān)閉，從第二時(shí)鐘信號(hào)輸入端CLKB輸入高電平VGH，從第二驅(qū)動(dòng)信號(hào)輸入端14輸入第一低電平VGLl，第三下拉控制晶體管T7打開，第四下拉控制晶體管T8關(guān)閉，因此第二端b處電位為高電平VGH，由于第二端b和第三端c相連，因此，第三端c處的電位也為高電平VGH，因此，第一輸出下拉晶體管T2、第二輸出下拉晶體管T6以及復(fù)位晶體管T4均導(dǎo)通，復(fù)位晶體管T4對(duì)上拉節(jié)點(diǎn)進(jìn)行放電，第一驅(qū)動(dòng)信號(hào)輸出端輸出第三低電平VGL3,第二驅(qū)動(dòng)信號(hào)輸出端輸出第一低電平VGLl。
[0068]在非工作階段，第三下拉控制晶體管T7處于開啟和關(guān)閉的交替狀態(tài)，即下拉節(jié)點(diǎn)ro可以處在交變電壓狀態(tài)，避免長時(shí)間的直流偏壓導(dǎo)致下第一輸出下拉晶體管T2的傳輸曲線向右偏移老化失效，進(jìn)而提聞?wù)麄€(gè)移位寄存單兀的使用壽命。
[0069]在圖8所示的第二種實(shí)施方式中，所述第一下拉模塊13a包括第三下拉控制晶體管T7、第四下拉控制晶體管T8、第五下拉控制晶體管Tll和第六下拉控制晶體管T12，第四下拉控制晶體管T8的電阻小于第三下拉控制晶體管T7的電阻，第六下拉控制晶體管T12的電阻小于第五下拉控制晶體管Tll的電阻，第三下拉控制晶體管T7的柵極和漏極與第二時(shí)鐘信號(hào)輸入端CLKB相連，第三下拉控制晶體管T7的源極與第四下拉控制晶體管T8的漏極相連，第四下拉控制晶體管T8的柵極與第二驅(qū)動(dòng)信號(hào)輸入端14相連，第四下拉控制晶體管T8的源極與所述第二低電平輸入端相連，第四下拉控制晶體管T8的漏極與第三下拉控制晶體管T7的源極相連，第五下拉控制晶體管Tll的柵極和漏極與第二時(shí)鐘信號(hào)輸入端CLKB相連，第五下拉控制晶體管Tl I的源極與所述下拉單元的第二端b相連，第六下拉控制晶體管T12的柵極與所述第二時(shí)鐘信號(hào)輸入端相連，第六下拉控制晶體管T12的源極與所述第二低電平輸入端相連，第六下拉控制晶體管T12的漏極與所述下拉單元的第二端b相連，所述下拉單元的第二端b與所述下拉單元的第三端c相連。
[0070]由于在本實(shí)施方式中，第二下拉模塊13b以及第二驅(qū)動(dòng)信號(hào)輸出模塊15的結(jié)構(gòu)與第一種實(shí)施方式中相同，工作原理也相同，因此，此處僅介紹第二下拉模塊13b在移位寄存單元的各個(gè)工作階段以及非工作階段的狀態(tài)。
[0071]在預(yù)充電階段，第三下拉控制晶體管T7、第四下拉控制晶體管T8、第六下拉控制晶體管T12均開啟，由于第三下拉控制晶體管T7的電阻大于第四下拉控制晶體管T8的電阻，因此，第五下拉控制晶體管Tll的柵極電位為接近第二低電平VGL2，因此，第五下拉控制晶體管Tll大致關(guān)閉，所以，第六下拉控制晶體管T12的漏極電位(S卩，所述下拉單元的第二端b)為第二低電平VGL2，因此可以確保第一輸出下拉晶體管T2在預(yù)充電階段徹底關(guān)閉，以確保預(yù)充電階段的順利進(jìn)行。
[0072]在求值階段，第三下拉控制晶體管T7、第四下拉控制晶體管T8、第五下拉控制晶體管Tll和第六下拉控制晶體管T12均關(guān)閉。
[0073]在復(fù)位階段，第三下拉控制晶體管T7和第五下拉控制晶體管Tll開啟，第四下拉控制晶體管T8和第六下拉控制晶體管T12關(guān)閉，所述下拉單元的第二端b處的電位為高電平，可以使復(fù)位晶體管T4開啟，對(duì)上拉節(jié)點(diǎn)進(jìn)行放電。
[0074]在非工作階段，第三下拉控制晶體管T7和第五下拉控制晶體管Tll處于開啟和關(guān)閉的交替狀態(tài)，即下拉節(jié)點(diǎn)ro可以處在交變電壓狀態(tài)。
[0075]為了使移位寄存單元的結(jié)構(gòu)更加簡單，如圖9中所示的第三種實(shí)施方式，第一下拉模塊13a可以包括第七下拉控制晶體管T13和下拉電容C2，該下拉電容C2的一端與第二時(shí)鐘信號(hào)輸入端CLKB相連，下拉電容C2的另一端與所述下拉單元的第二端b相連，第七下拉控制晶體管T13的柵極與第二驅(qū)動(dòng)信號(hào)輸入端14相連，第七下拉控制晶體管T13的源極與所述第二低電平輸入端相連，第七下拉控制晶體管T13的漏極與所述下拉單元的第二端b相連，所述下拉單元的第二端b與所述下拉單元的第三端c相連。
[0076]在預(yù)充電階段，下拉電容C2進(jìn)行充電，第七下拉控制晶體管T13導(dǎo)通，由于下拉電容C2的電阻大于第七下拉控制晶體管T13的電阻，因此所述下拉單元的第二端b處的電位接近第二低電平VGL2。
[0077]在求值階段，第七下拉控制晶體管T13關(guān)閉，下拉電容C2停止充電。
[0078]在復(fù)位階段，第七下拉控制晶體管T13關(guān)閉，下拉電容C2充電和，使下拉單元的第二端b處的電位為高電平VGH，使復(fù)位晶體管T4開啟，對(duì)上拉節(jié)點(diǎn)I3U進(jìn)行放電。
[0079]在非工作階段，第七下拉控制晶體管T13關(guān)閉，下拉電容C2交替地處于充電和斷電的狀態(tài)，從而對(duì)下拉節(jié)點(diǎn)ro進(jìn)行交流下拉。
[0080]優(yōu)選地，在本實(shí)用新型所提供的移位寄存單元中，第一上拉晶體管Tl、第一輸出下拉晶體管T2、開關(guān)晶體管T3和復(fù)位晶體管T4中的至少一者為耗盡型晶體管。進(jìn)一步優(yōu)選地，第一上拉晶體管Tl、第一輸出下拉晶體管T2、開關(guān)晶體管T3和復(fù)位晶體管T4均可以為耗盡型晶體管?！颈尘凹夹g(shù)】中已經(jīng)描述了耗盡型晶體管的優(yōu)點(diǎn)，這里不再贅述。
[0081]在本實(shí)用新型所提供的幾種實(shí)施方式中，第一上拉晶體管Tl、第一輸出下拉晶體管T2、開關(guān)晶體管T3和復(fù)位晶體管T4均為N溝道薄膜晶體管。
[0082]作為本實(shí)用新型的另外一個(gè)方面，如圖11所示，還提供一種移位寄存器，該移位寄存器包括多級(jí)移位寄存單元，其中，所述移位寄存單元為本實(shí)用新型所提供的上述移位寄存單元，下一級(jí)所述移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸入端10 (η)與上一級(jí)所述移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸出端11 (η-1)相連。此處，η代表的是自然數(shù)。
[0083]應(yīng)當(dāng)理解的是，10 (I)代表的是第一級(jí)移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸入端，11
(I)代表的是第一級(jí)移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸出端，10 (η-1)代表的是第(η-1)級(jí)移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸入端，11 (η-1)代表的是第(η-1)級(jí)移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸出端，10 (η)代表的是第η級(jí)移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸入端，11 (η)代表的是第η級(jí)移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸出端，Vdd和Vss分別代表的是為移位寄存單器供電的電源的正極和負(fù)極。
[0084]當(dāng)所述移位寄存單元包括第二驅(qū)動(dòng)信號(hào)輸出模塊時(shí)，上一級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸出端12 (η-1)與下一級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸入端14 (η)連接。
[0085]在圖11中，14 (I)代表第一級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸入端，12 (I)代表第一級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸出端；14 (η-1)代表第(η-1)級(jí)移位寄存單元單元的第二驅(qū)動(dòng)信號(hào)輸入端，12 (η-1)代表第(η-1)級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸出端；14(η)代表第η級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸入端，12 (η)代表第η級(jí)移位寄存單元的第二驅(qū)動(dòng)信號(hào)輸出端。
[0086]可以將耗盡型晶體管應(yīng)用于本實(shí)用新型所提供的移位寄存單元中。
[0087]作為本實(shí)用新型的還一個(gè)方面，提供一種顯示裝置，該顯示裝置包括薄膜晶體管、數(shù)據(jù)線、柵線和與該柵線電連接的移位寄存器，其中，所述移位寄存器為本實(shí)用新型所提供的上述移位寄存器，所述移位寄存器的驅(qū)動(dòng)信號(hào)輸出端與所述柵線連接。
[0088]與現(xiàn)有技術(shù)中一樣，所述顯示裝置可以包括多條柵線和多條數(shù)據(jù)線，多條數(shù)據(jù)線和多條柵線交叉形成多個(gè)像素單元，每個(gè)像素單元中都設(shè)置有一個(gè)薄膜晶體管，每一級(jí)移位寄存單元與一條柵線對(duì)應(yīng)連接，通過向柵線提供高電平VGH而將薄膜晶體管打開。
[0089]在所述顯示裝置中，柵極驅(qū)動(dòng)器中所用到的第一上拉晶體管Tl、第一輸出下拉晶體管Τ2、開關(guān)晶體管Τ3和復(fù)位晶體管Τ4均可以為耗盡型晶體管?！颈尘凹夹g(shù)】中已經(jīng)描述了耗盡型晶體管的優(yōu)點(diǎn)，這里不再贅述。
[0090]可以理解的是，以上實(shí)施方式僅僅是為了說明本實(shí)用新型的原理而采用的示例性實(shí)施方式，然而本實(shí)用新型并不局限于此。對(duì)于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本實(shí)用新型的精神和實(shí)質(zhì)的情況下，可以做出各種變型和改進(jìn)，這些變型和改進(jìn)也視為本實(shí)用新型的保護(hù)范圍。
【權(quán)利要求】
1.一種移位寄存單兀，該移位寄存單兀包括第一驅(qū)動(dòng)信號(hào)輸入端、第一驅(qū)動(dòng)信號(hào)輸出端、第一時(shí)鐘信號(hào)輸入端、第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管和自舉電容，所述開關(guān)晶體管的漏極與所述第一驅(qū)動(dòng)信號(hào)輸入端相連，所述第一輸出下拉晶體管的漏極與所述第一驅(qū)動(dòng)信號(hào)輸出端相連，所述自舉電容的一端與所述第一上拉晶體管的柵極相連，另一端與所述第一驅(qū)動(dòng)信號(hào)輸出端相連，所述第一上拉晶體管的柵極與所述開關(guān)晶體管的源極相連，所述第一上拉晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第一上拉晶體管的漏極與所述第一驅(qū)動(dòng)信號(hào)輸出端相連，所述復(fù)位晶體管的漏極與所述開關(guān)晶體管的源極相連，其特征在于，所述移位寄存單元還包括下拉單元，該下拉單元的第一端與所述開關(guān)晶體管的柵極相連，所述下拉單元的第二端與所述復(fù)位晶體管的柵極相連，所述下拉單元的第三端與所述第一輸出下拉晶體管的柵極相連，所述復(fù)位晶體管的源極與能夠輸出第二低電平的第二低電平輸入端相連，所述第一輸出下拉晶體管的源極與能夠輸出第三低電平的第三低電平輸入端相連，在求值階段，所述下拉單元能夠向所述第一輸出下拉晶體管的柵極、所述開關(guān)晶體管的柵極以及所述復(fù)位晶體管的柵極輸出第一低電平，所述第一低電平與所述第二低電平的差值小于所述復(fù)位晶體管的閾值電壓，所述第一低電平與所述第三低電平的差值小于所述第一輸出下拉晶體管的閾值電壓。
2.根據(jù)權(quán)利要求1所述的移位寄存單元，其特征在于，該移位寄存單元包括第一下拉模塊和第二下拉模塊，所述第一下拉模塊用于在預(yù)充電階段向所述第二端和所述第三端輸出第二低電平，該第二低電平與所述第三低電平的差值小于所述第一輸出下拉晶體管的閾值電壓，所述第二下拉模塊用于在所述求值階段向所述第二端和所述第三端輸出所述第一低電平。
3.根據(jù)權(quán)利要求2所述的移位寄存單元，其特征在于，該移位寄存單元包括第二驅(qū)動(dòng)信號(hào)輸出端，該第二驅(qū)動(dòng)信號(hào)輸出端與所述第一驅(qū)動(dòng)信號(hào)輸出端同步，且能夠輸出高電平和所述第一低電平，所述 第二下拉模塊包括第一下拉控制晶體管和第二驅(qū)動(dòng)信號(hào)輸入端，該第一下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連，所述第一下拉控制晶體管的源極與所述第一低電平輸入端相連，所述第一下拉控制晶體管的漏極與所述第二端和所述第三端連接，所述第二驅(qū)動(dòng)信號(hào)輸入端與所述第一驅(qū)動(dòng)信號(hào)輸入端同步，且所述第二驅(qū)動(dòng)信號(hào)輸入端能夠輸入高電平和所述第一低電平，所述第二驅(qū)動(dòng)信號(hào)輸入端與第一端相連。
4.根據(jù)權(quán)利要求3所述的移位寄存單元，其特征在于，所述第二下拉模塊還包括第二下拉控制晶體管，該第二下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連，所述第二下拉控制晶體管的源極與所述第一低電平輸入端相連，所述第二下拉控制晶體管的漏極與所述第一端相連。
5.根據(jù)權(quán)利要求3或4所述的移位寄存單元，其特征在于，該移位寄存單元還包括第二驅(qū)動(dòng)信號(hào)輸出模塊，該第二驅(qū)動(dòng)信號(hào)輸出模塊包括第二上拉晶體管和第二輸出下拉晶體管，所述第二上拉晶體管的柵極與所述第一上拉晶體管的柵極相連，所述第二上拉晶體管的漏極與所述第一時(shí)鐘信號(hào)輸入端相連，所述第二上拉晶體管的源極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連，所述第二輸出下拉晶體管的柵極與所述第一輸出下拉晶體管的柵極相連，所述第二輸出下拉晶體管的源極與所述第一低電平輸入端相連，所述第二輸出下拉晶體管的漏極與所述第二驅(qū)動(dòng)信號(hào)輸出端相連。
6.根據(jù)權(quán)利要求3或4所述的移位寄存單元，其特征在于，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端，該第二時(shí)鐘信號(hào)輸入端與所述第一時(shí)鐘信號(hào)輸入端相反，所述第一下拉模塊包括第三下拉控制晶體管和第四下拉控制晶體管，所述第四下拉控制晶體管的電阻小于第三下拉晶體管的電阻，所述第三下拉控制晶體管的柵極和漏極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第三下拉控制晶體管的源極與所述第二端相連，所述第四下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸入端相連，所述第四下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第四下拉控制晶體管的漏極與所述第二端相連，所述第二端與所述第三端相連。
7.根據(jù)權(quán)利要求3或4所述的移位寄存單元，其特征在于，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端，該第二時(shí)鐘信號(hào)輸入端與所述第一時(shí)鐘信號(hào)輸入端相反，所述第一下拉模塊包括第三下拉控制晶體管、第四下拉控制晶體管、第五下拉控制晶體管和第六下拉控制晶體管，所述第四下拉控制晶體管的電阻小于第三下拉晶體管的電阻，所述第六下拉控制晶體管的電阻小于所述第五下拉控制晶體管的電阻，所述第三下拉控制晶體管的柵極和漏極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第三下拉控制晶體管的源極與所述第四下拉控制晶體管的漏極相連，所述第四下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸入端相連，所述第四下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第四下拉控制晶體管的漏極與所述第三下拉控制晶體管的源極相連，所述第五下拉控制晶體管的柵極和漏極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第五下拉控制晶體管的源極與所述第二端相連，所述第六下拉控制晶體管的柵極與所述第二時(shí)鐘信號(hào)輸入端相連，所述第六下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第六下拉控制晶體管的漏極與所述第二端相連，所述第二端與所述第三端相連。
8.根據(jù)權(quán)利要求3或4所述的移位寄存單元，其特征在于，所述移位寄存單元還包括第二時(shí)鐘信號(hào)輸入端，該第二時(shí)鐘信號(hào)輸入端與所述第一時(shí)鐘信號(hào)輸入端相反，所述第一下拉模塊包括第七下拉控制晶體管和下拉電容，該下拉電容的電阻大于所述第七下拉控制晶體管的電阻，所述下拉電容的一端與所述第二時(shí)鐘信號(hào)輸入端相連，所述下拉電容的另一端與所述第二端相連，所述第七下拉控制晶體管的柵極與所述第二驅(qū)動(dòng)信號(hào)輸入端相連，所述第七下拉控制晶體管的源極與所述第二低電平輸入端相連，所述第七下拉控制晶體管的漏極與所述第二端相連，所述 第二端與所述第三端相連。
9.根據(jù)權(quán)利要求1所述的移位寄存單元，其特征在于，所述第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管中的至少一個(gè)為耗盡型晶體管。
10.根據(jù)權(quán)利要求9所述的移位寄存單元，其特征在于，所述第一上拉晶體管、第一輸出下拉晶體管、開關(guān)晶體管、復(fù)位晶體管均為N溝道薄膜晶體管。
11.一種移位寄存器，該移位寄存器包括多級(jí)移位寄存單元，其特征在于，所述移位寄存單元為權(quán)利要求1至10中任意一項(xiàng)所述的移位寄存單元，下一級(jí)所述移位寄存單元的第一驅(qū)動(dòng)信號(hào)輸入端與上一級(jí)所述移位寄存單兀的第一驅(qū)動(dòng)信號(hào)輸出端相連。
12.—種顯示裝置，該顯示裝置包括薄膜晶體管、數(shù)據(jù)線、柵線和與該柵線電連接的移位寄存器，其特征在于，所述移位寄存器為權(quán)利要求11所述的移位寄存器，所述移位寄存器的第一驅(qū)動(dòng)信號(hào)輸出端與所述柵線連接。
【文檔編號(hào)】G09G3/20GK203422915SQ201320487520
【公開日】2014年2月5日 申請(qǐng)日期:2013年8月9日 優(yōu)先權(quán)日:2013年8月9日
【發(fā)明者】譚文, 祁小敬 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司