柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置制造方法
【專利摘要】本發(fā)明提供了一種柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置。所述柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動電平；所述柵極驅(qū)動電路還包括行像素控制單元，其用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓并控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。本發(fā)明可以同時補償像素閾值電壓和驅(qū)動像素，提高集成度。
【專利說明】柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置。
【背景技術(shù)】
[0002]現(xiàn)有技術(shù)中沒有提供能夠為OLED (有機發(fā)光二極管，Organic Light-EmittingDiode)顯示面板像素提供Vth (閾值電壓)補償?shù)腉OA (Gate on array,陣列基板行驅(qū)動，直接將柵極驅(qū)動電路制作在陣列基板上)電路，而僅提供了以單純具有Vth補償功能的像素設(shè)計或單脈沖的GOA電路。
[0003]由于OLED像素設(shè)計多采用電流控制型，因此整個OLED顯示面板內(nèi)的Vth不均一和長期工作后產(chǎn)生的Vth Shift (漂移)會降低OLED顯示面板顯示的均勻性。為了提高OLED顯示面板的工藝集成度，同時降低成本，采用集成柵極驅(qū)動技術(shù)是未來的發(fā)展趨勢。但是OLED的Vth補償像素設(shè)計需要外圍驅(qū)動電路與之相配合，因此對GOA提出了更高的要求。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的主要目的在于提供一種柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置，以同時補償像素閾值電壓和驅(qū)動像素，提高集成度。
[0005]為了達到上述目的，本發(fā)明提供了一種柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動電平；
[0006]所述柵極驅(qū)動電路包括行像素控制單元，其用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓并控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。
[0007]實施時，所述行像素控制單元包括起始信號輸入端、第一控制時鐘輸入端、第二控制時鐘輸入端、復(fù)位信號輸入端、輸入時鐘端、進位信號輸出端、切斷控制信號輸出端、輸出電平端、輸出電平下拉控制端和柵極掃描信號輸出端；
[0008]所述行像素控制單元還包括:
[0009]上拉節(jié)點電位拉升模塊，用于當(dāng)?shù)谝豢刂茣r鐘信號和起始信號為高電平時，將上拉節(jié)點的電位拉升為高電平；
[0010]存儲電容，連接于所述上拉節(jié)點和所述進位信號輸出端之間；
[0011]上拉節(jié)點電位拉低模塊，用于當(dāng)?shù)谝幌吕?jié)點的電位或第二下拉節(jié)點的電位為高電平時，將上拉節(jié)點的電位拉低為第一低電平；
[0012]第一控制時鐘開關(guān)，用于在第一控制時鐘信號為高電平時導(dǎo)通所述第一控制時鐘輸入端與第一下拉節(jié)點的連接；
[0013]第二控制時鐘開關(guān)，用于在第二控制時鐘信號為高電平時導(dǎo)通所述第二控制時鐘輸入端與第二下拉節(jié)點的連接；
[0014]第一下拉節(jié)點電位拉低模塊，用于當(dāng)所述上拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述第一下拉節(jié)點的電位拉低為第一低電平；
[0015]第二下拉節(jié)點電位拉低模塊，與所述復(fù)位信號輸入端連接，用于當(dāng)所述上拉節(jié)點的電位或所述第一下拉節(jié)點的電位為高電平時，將所述第二下拉節(jié)點的電位拉低為第一低電平；
[0016]進位控制模塊，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述進位信號輸出端與所述第二控制時鐘輸入端之間的連接；
[0017]進位信號下拉模塊，用于當(dāng)所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將進位信號的電位拉低為第一低電平；
[0018]切斷控制模塊，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述第二控制時鐘輸入端與所述切斷控制信號輸出端之間的連接，當(dāng)所述第一下拉節(jié)點的電位或第二下拉節(jié)點的電位為高電平時，導(dǎo)通所述切斷控制信號輸出端與第二低電平輸出端之間的連接；
[0019]反饋模塊，用于當(dāng)所述進位信號為高電平時，將切斷控制信號傳送至上拉節(jié)點電位拉升模塊和所述上拉節(jié)點電位拉低模塊；
[0020]柵極掃描信號控制模塊，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述第二控制時鐘輸入端與所述柵極掃描信號輸出端之間的連接；
[0021]輸入時鐘開關(guān)，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述輸入時鐘端與所述輸出電平下拉控制端之間的連接；
[0022]柵極掃描信號下拉模塊，用于當(dāng)所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將柵極掃描信號的電位拉低為第二低電平；
[0023]輸出電平下拉控制模塊，用于當(dāng)所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述輸出電平下拉控制端的電位拉低為第二低電平；
[0024]輸出電平上拉模塊,用于當(dāng)所述輸出電平下拉控制端輸出第二低電平時，將輸出電平上拉為高電平；
[0025]輸出電平下拉模塊，用于當(dāng)所述輸出電平下拉控制端輸出高電平時，將所述輸出電平下拉為第二低電平。
[0026]實施時,所述上拉節(jié)點電位拉升模塊包括:
[0027]第一上拉節(jié)點電位拉升晶體管，柵極與第一極和所述起始信號輸入端連接，第二極與所述反饋模塊連接；
[0028]以及，第二上拉節(jié)點電位拉升晶體管，柵極與所述第一控制時鐘輸入端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述上拉節(jié)點連接；
[0029]所述上拉節(jié)點電位拉低模塊包括:
[0030]第一上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述反饋模塊連接；
[0031]第二上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第一上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平；
[0032]第三上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述反饋模塊連接；[0033]以及，第四上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第三上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平；
[0034]所述第一下拉節(jié)點電位拉低模塊包括:
[0035]第一下拉晶體管,柵極與所述上拉節(jié)點連接,第一極與所述第一下拉節(jié)點連接,第二極與所述復(fù)位信號輸入端連接；
[0036]第二下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一下拉晶體管的第二極連接，第二極接入第一低電平；
[0037]以及，第三下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極接入第一低電平；
[0038]所述第二下拉節(jié)點電位拉低模塊包括:
[0039]第四下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極與所述復(fù)位信號輸入端連接；
[0040]第五下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第四下拉晶體管的第二極連接，第二極接入第一低電平；
[0041]以及，第六下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極接入第一低電平。
[0042]實施時，所述進位控制模塊包括:
[0043]進位控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二端與所述進位信號輸出端連接；
[0044]所述進位信號下拉模塊包括:
[0045]第一進位信號下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平；
[0046]以及，第二進位信號下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平；
[0047]所述切斷控制模塊包括:
[0048]第一切斷控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二極與所述切斷控制信號輸出端連接；
[0049]第二切斷控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；
[0050]以及，第三切斷控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平；
[0051]所述反饋模塊包括:
[0052]反饋晶體管，柵極與所述進位信號輸出端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述切斷控制信號輸出端連接。
[0053]實施時，所述柵極掃描信號控制模塊包括:
[0054]柵極掃描控制晶體管，柵極與所述上拉節(jié)點連接，第一極接入所述第二控制時鐘信號，第二極與所述柵極掃描信號輸出端連接；
[0055]所述柵極掃描信號下拉模塊包括:
[0056]第一輸出下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平；
[0057]以及，第二輸出下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平；
[0058]所述輸出電平上拉模塊包括:
[0059]輸出電平上拉晶體管，柵極和第一極接入高電平，第二極與所述輸出電平端連接;
[0060]所述輸出電平下拉控制模塊包括:
[0061]第一下拉控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平；
[0062]以及，第二下拉控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平；
[0063]所述輸出電平下拉模塊包括:
[0064]輸出電平下拉晶體管，柵極與所述輸出電平下拉控制端連接，第一極與所述輸出電平端連接，第二極接入第二低電平。
[0065]實施時，第一控制時鐘信號和第二控制時鐘信號互補。
[0066]本發(fā)明還提供了一種柵極驅(qū)動方法，應(yīng)用于上述的柵極驅(qū)動電路，包括:
[0067]在第一階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，第二控制時鐘開關(guān)將第二下拉節(jié)點的電位上拉為高電平，上拉節(jié)點電位拉低模塊將上拉節(jié)點電位拉低為第一低電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，輸出電平上拉模塊控制使得輸出電平端輸出高電平，柵極掃描信號下拉模塊控制使得柵極掃描信號輸出端輸出第二低電平；
[0068]在第二階段，起始信號為高電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉升模塊將上拉節(jié)點電位拉升為高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，第二下拉節(jié)點電位拉低模塊將第二下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)導(dǎo)通，輸入時鐘信號為低電平，輸出電平端和柵極掃描信號輸出端輸出的信號不變；
[0069]在第三階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，上拉節(jié)點電位維持高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，第二下拉節(jié)點電位拉低模塊將第二下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)導(dǎo)通，輸入時鐘信號為高電平，柵極掃描信號輸出端輸出高電平，輸出電平下拉控制端輸出高電平，輸出電平下拉模塊控制使得輸出電平端輸出第二低電平；
[0070]在第四階段，起始信號為低電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉低模塊將上拉節(jié)點電位拉低為第一低電平，第二控制時鐘開關(guān)導(dǎo)通從而將所述第二下拉節(jié)點的電位拉升為高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)斷開，柵極掃描信號下拉模塊將柵極掃描信號的電位拉低為第二低電平，輸出電平下拉控制模塊控制使得輸出電平下拉控制端輸出第二低電平，輸出電平上拉模塊控制使得輸出電平端輸出高電平。
[0071]本發(fā)明還提供了一種陣列基板行驅(qū)動電路，其特征在于，包括多級上述的柵極驅(qū)動電路；[0072]每一級所述柵極驅(qū)動電路還包括驅(qū)動控制信號輸出端；
[0073]第一級柵極驅(qū)動電路的起始信號輸入端和第二級柵極驅(qū)動電路的起始信號輸入端接入起始信號；
[0074]第N級柵極驅(qū)動電路的起始信號輸入端與第N-2級柵極驅(qū)動電路的進位信號輸出端連接，N為大于等于3而小于等于M的整數(shù)，M為所述陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)；
[0075]除了最后一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的驅(qū)動控制信號輸出端與下一級柵極驅(qū)動電路的輸出電平端連接；
[0076]第K級柵極驅(qū)動電路的復(fù)位信號輸入端與第K+2級柵極驅(qū)動電路的切斷控制信號輸出端連接，K為大于等于I而小于M-1的整數(shù)；
[0077]奇數(shù)級柵極驅(qū)動電路的第一控制信號輸入端接入第一外部控制信號，奇數(shù)級柵極驅(qū)動電路的第二控制信號輸入端接入第二外部控制信號；
[0078]偶數(shù)級柵極驅(qū)動電路的第一控制信號輸入端接入第三外部控制信號，奇數(shù)級柵極驅(qū)動電路的第二控制信號輸入端接入第四外部控制信號。
[0079]實施時，所述第三外部控制信號比所述第一外部控制信號推遲一時鐘周期；
[0080]所述第四外部控制信號比所述第二外部控制信號推遲一時鐘周期。
[0081]實施時，輸入第2η級 柵極驅(qū)動電路的輸入時鐘信號與輸入第2η+2級柵極驅(qū)動電路的輸入時鐘信號互補；
[0082]輸入第2η_1級柵極驅(qū)動電路的輸入時鐘信號與輸入第2η+1級柵極驅(qū)動電路的輸入時鐘信號互補；
[0083]輸入第2η級柵極驅(qū)動電路的輸入時鐘信號比輸入第2η_1級柵極驅(qū)動電路的輸入時鐘信號推遲一時鐘周期；
[0084]輸入第2η+2級柵極驅(qū)動電路的的輸入時鐘信號比輸入第2η+1級柵極驅(qū)動電路的輸入時鐘信號推遲一時鐘周期；
[0085]η是大于等于I的整數(shù)，2η+2小于或等于Μ。
[0086]本發(fā)明還提供了一種顯示裝置，包括上述的柵極驅(qū)動電路。
[0087]實施時,所述顯示裝置為有機發(fā)光二極管OLED顯示裝置或低溫多晶娃LTPS顯示
>J-U ρ?α裝直。
[0088]與現(xiàn)有技術(shù)相比，本發(fā)明所述的柵極驅(qū)動電路、方法、陣列基板行驅(qū)動電路和顯示裝置，設(shè)置將控制補償模塊補償驅(qū)動晶體管的閾值電壓并控制驅(qū)動模塊驅(qū)動發(fā)光元件的行像素控制單元，能同時補償像素閾值電壓和驅(qū)動像素；本發(fā)明所述的柵極驅(qū)動電路和陣列基板行驅(qū)動電路應(yīng)用于OLED顯示面板中，可以提高OLED顯示面板的工藝集成度，降低成本；并且在本發(fā)明所述的陣列基板行驅(qū)動電路中，下一級柵極驅(qū)動電路的輸出電平與相鄰上一級柵極驅(qū)動電路的開關(guān)信號共用，可以簡化電路。
【專利附圖】

【附圖說明】
[0089]圖1A是與本發(fā)明所述的柵極驅(qū)動電路連接的行像素單元包括的行像素驅(qū)動模塊的一實施例的電路圖；
[0090]圖1B是如圖1A所示的行像素驅(qū)動模塊的工作時序圖；[0091]圖1是是本發(fā)明實施例所述的柵極驅(qū)動電路的結(jié)構(gòu)框圖；
[0092]圖2是本發(fā)明實施例所述的柵極驅(qū)動電路的電路圖；
[0093]圖3是本發(fā)明實施例所述的陣列基板行驅(qū)動電路的結(jié)構(gòu)圖；
[0094]圖4A是第η行像素驅(qū)動模塊輸出的G0_ELVDD (n)、G0_S1 (η)和G0_S2 (n)，以及接入該第η行像素驅(qū)動模塊的DATA的時序圖；
[0095]圖4B是第η+1行像素驅(qū)動模塊輸出的G0_ELVDD (η+1)、G0_S I (η+1)和G0_S2(n+1),以及接入該第n+1行像素驅(qū)動模塊的DATA的時序圖；
[0096]圖5A是本發(fā)明該實施例所述的陣列基板行驅(qū)動電路在工作時STV1、STV2、CLKUCLK2、CLK3、CLK4、CLKINl、CLKIN2、CLKIN3 和 CLKIN4 的波形圖；
[0097]圖5B是本發(fā)明該實施例所述的陣列基板行驅(qū)動電路輸出的G0_S1 (n)、G0_S1(n+l)、G0_Sl (n+2、G0_Sl (n+3)、G0_ELVDD (n)、G0_ELVDD (n+1)、G0_ELVDD (n+2)和 G0_ELVDD (n+3)的波形圖。
【具體實施方式】
[0098]本發(fā)明實施例所述的柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動電平；
[0099]所述柵極驅(qū)動電路包括行像素控制單元，其用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓并控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。
[0100]本發(fā)明實施例所述的柵極驅(qū)動電路，設(shè)置將控制補償模塊補償驅(qū)動晶體管的閾值電壓并控制驅(qū)動模塊驅(qū)動發(fā)光元件的行像素控制單元，提供了能補償像素閾值電壓的柵極驅(qū)動電路。
[0101]本發(fā)明實施例所述的柵極驅(qū)動電路，應(yīng)用于OLED顯示面板中，可以提高OLED顯示面板的工藝集成度，降低成本。
[0102]如圖1A所示，所述行像素驅(qū)動模塊的一實施例包括驅(qū)動晶體管Tl、補償晶體管T2、驅(qū)動控制晶體管T3、第一電容Cl和第二電容C2 ；
[0103]T2包括于補償模塊，T3包括于驅(qū)動控制模塊；
[0104]T2的柵極接入柵極掃描信號SI，T2的第二極接入數(shù)據(jù)信號DATA，T3的柵極接入驅(qū)動控制信號S2，T3的第一極接入輸出電平ELVDD ；
[0105]有機發(fā)光二極管OLED的陰極接入電平ELVSS。
[0106]圖1B是如圖1A所示的行像素驅(qū)動模塊的實施例的工作時序圖。
[0107]本發(fā)明提供了一種能夠與Vth (閾值)補償像素設(shè)計相配合的GOA單元，該GOA單兀能夠輸出兩個信號，一個輸出信號為脈沖的高電平信號，可以作為柵極掃描信號(如圖1A中的SI),另一個輸出信號為脈沖的低電平信號,可以作為ELVDD (如圖1A中所不)，以目前常用的3T2C的閾值補償?shù)腛LED像素為例，驅(qū)動像素還需要一個低電平脈沖信號S2控制對ELVDD信號起開關(guān)作用，該低電平脈沖信號S2可以作為驅(qū)動控制信號。在一個GOA電路中，第η行的該低電平脈沖信號S2可以與第n+1行的ELVDD信號共用，可以簡化電路，并且通過調(diào)整起始信號和時鐘信號的時序即可實現(xiàn)像素的閾值補償并驅(qū)動像素。[0108]如圖1所示，在本發(fā)明實施例所述的柵極驅(qū)動電路中，
[0109]所述行像素控制單元包括起始信號輸入端STV、第一控制時鐘輸入端CLKA、第二控制時鐘輸入端CLKB、復(fù)位信號輸入端RESET(n)、輸入時鐘端CLKIN、進位信號輸出端COUT(η)、切斷控制信號輸出端IOFF (η)、輸出電平端G0_ELVDD (η)、輸出電平下拉控制端GVDD和柵極掃描信號輸出端G0_S1 (η)；
[0110]所述行像素控制單元還包括:
[0111]上拉節(jié)點電位拉升模塊101，用于當(dāng)?shù)谝豢刂茣r鐘信號和起始信號為高電平時，將上拉節(jié)點的電位拉升為高電平；
[0112]存儲電容C，連接于上拉節(jié)點Q和所述進位信號輸出端COUT (η)之間；
[0113]上拉節(jié)點電位拉低模塊102,用于當(dāng)?shù)谝幌吕?jié)點QBl的電位或第二下拉節(jié)點QB2的電位為高電平時，將上拉節(jié)點Q的電位拉低為第一低電平VGLl ；
[0114]第一控制時鐘開關(guān)141，用于在第一控制時鐘信號為高電平時導(dǎo)通所述第一控制時鐘輸入端CLKA與第一下拉節(jié)點QBl的連接；
[0115]第二控制時鐘開關(guān)142，用于在第二控制時鐘信號為高電平時導(dǎo)通所述第二控制時鐘輸入端CLKB與第二下拉節(jié)點QB2的連接；
[0116]第一下拉節(jié)點電位拉低模塊12，用于當(dāng)所述上拉節(jié)點Q的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將所述第一下拉節(jié)點QBl的電位拉低為第一低電平VGLl ；
[0117]第二下拉節(jié)點電位拉低模塊13，與所述復(fù)位信號輸入端RESET (η)連接，用于當(dāng)所述上拉節(jié)點Q的電位或所述第一下拉節(jié)點QBl的電位為高電平時，將所述第二下拉節(jié)點QB2的電位拉低為第一低電平VGLl ；
[0118]進位控制模塊151，用于當(dāng)所述上拉節(jié)點Q的電位為高電平時，導(dǎo)通所述進位信號輸出端COUT (η)與所述第二控制時鐘輸入端CLKB之間的連接；
[0119]進位信號下拉模塊152，用于當(dāng)所述第一下拉節(jié)點QBl的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將進位信號的電位拉低為第一低電平VGLl ；
[0120]切斷控制模塊161，用于當(dāng)所述上拉節(jié)點Q的電位為高電平時，導(dǎo)通所述第二控制時鐘輸入端CLKB與所述切斷控制信號輸出端IOFF (η)之間的連接，當(dāng)所述第一下拉節(jié)點QBl的電位或第二下拉節(jié)點QB2的電位為高電平時，導(dǎo)通所述切斷控制信號輸出端IOFF(n)與第二低電平輸出端VGL2之間的連接；
[0121]反饋模塊162，用于當(dāng)所述進位信號為高電平時，將切斷控制信號傳送至上拉節(jié)點電位拉升模塊101和所述上拉節(jié)點電位拉低模塊102 ；
[0122]柵極掃描信號控制模塊171，用于當(dāng)所述上拉節(jié)點Q的電位為高電平時，導(dǎo)通所述第二控制時鐘輸入端CLKB與所述柵極掃描信號輸出端G0_S1 (η)之間的連接；
[0123]輸入時鐘開關(guān)181，用于當(dāng)所述上拉節(jié)點Q的電位為高電平時，導(dǎo)通所述輸入時鐘端CLKIN (η)與所述輸出電平下拉控制端G_VDD之間的連接；
[0124]柵極掃描信號下拉模塊172，用于當(dāng)所述第一下拉節(jié)點QBl的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將柵極掃描信號的電位拉低為第二低電平VGL2 ；
[0125]輸出電平上拉模塊182，用于當(dāng)所述輸出電平下拉控制端G_VDD輸出第二低電平VGL2時，將輸出電平上拉為高電平；
[0126]輸出電平下拉控制模塊183，用于當(dāng)所述第一下拉節(jié)點QBl的電位或所述第二下拉節(jié)點QB2的電位為高電平時，將所述輸出電平下拉控制端6_￥00的電位拉低為第二低電平 VGL2 ；
[0127]輸出電平下拉模塊184，用于當(dāng)所述輸出電平下拉控制端G_VDD輸出高電平時，將所述輸出電平下拉為第二低電平VGL2。
[0128]本發(fā)明該實施例所述的柵極驅(qū)動電路采用兩個下拉節(jié)點:第一下拉節(jié)點QBl和第二下拉節(jié)點QB2，以將輸出拉低，第一下拉節(jié)點QBl和第二下拉節(jié)點QB2在非輸出時間均為交流且互補，因此可以減少閾值漂移，且對輸出拉低不存在間隙，因此可提高穩(wěn)定性和信賴性。
[0129]本發(fā)明該實施例所述的柵極驅(qū)動電路在工作時，通過調(diào)整起始信號、第一控制時鐘信號、第二控制時鐘信號和輸入時鐘信號，即可實現(xiàn)對像素的閾值補償并驅(qū)動像素。
[0130]本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。此外，按照晶體管的特性區(qū)分可以將晶體管分為N型晶體管或P型晶體管。在本發(fā)明實施例提供的驅(qū)動電路中，具體采用N型晶體管或P型晶體管實現(xiàn)時是本領(lǐng)域技術(shù)人員可在沒有做出創(chuàng)造性勞動前提下輕易想到的，因此也是在本發(fā)明的實施例保護范圍內(nèi)的。
[0131]在本發(fā)明實施例提供的驅(qū)動電路中，N型晶體管的第一極可以是源極，N型晶體管的第二極可以是漏極；p型晶體管的第一極可以是漏極，P型晶體管的第二極可以是源極。
[0132]具體的，如圖2所示，在本發(fā)明實施例所述的柵極驅(qū)動電路中，
[0133]所述上拉節(jié)點電位拉升模塊101包括:
[0134]第一上拉節(jié)點電位拉升晶體管T101，柵極與第一極和所述起始信號輸入端STV連接，第二極與所述反饋模塊162連接`；
[0135]以及，第二上拉節(jié)點電位拉升晶體管T102，柵極與所述第一控制時鐘輸入端CLKA連接，第一極與所述第一上拉節(jié)點電位拉升晶體管Tioi的第二極連接，第二極與所述上拉節(jié)點Q連接；
[0136]所述上拉節(jié)點電位拉低模塊102包括:
[0137]第一上拉節(jié)點電位拉低晶體管T201，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述上拉節(jié)點Q連接，第二極與所述反饋模塊162連接；
[0138]第二上拉節(jié)點電位拉低晶體管T202，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述第一上拉節(jié)點電位拉低晶體管T201的第二極連接，第二極接入第一低電平VGLl ；
[0139]第三上拉節(jié)點電位拉低晶體管T203，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述上拉節(jié)點Q連接，第二極與所述反饋模塊162連接；
[0140]以及，第四上拉節(jié)點電位拉低晶體管T204，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述第三上拉節(jié)點電位拉低晶體管T203的第二極連接，第二極接入第一低電平VGLl ；
[0141]所述第一下拉節(jié)點電位拉低模塊12包括:
[0142]第一下拉晶體管T21，柵極與所述上拉節(jié)點Q連接，第一極與所述第一下拉節(jié)點QBl連接，第二極與所述復(fù)位信號輸入端RESET (η)連接；
[0143]第二下拉晶體管Τ22，柵極與所述上拉節(jié)點Q連接，第一極與所述第一下拉晶體管T21的第二極連接，第二極接入第一低電平VGLl ；
[0144]以及，第三下拉晶體管T23，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述第一下拉節(jié)點QBl連接,第二極接入第一低電平VGLl ;所述第二下拉節(jié)點電位拉低模塊13包括:
[0145]第四下拉晶體管T31，柵極與所述上拉節(jié)點Q連接，第一極與所述第二下拉節(jié)點QB2連接，第二極與所述復(fù)位信號輸入端RESET (η)連接；
[0146]第五下拉晶體管Τ32，柵極與所述上拉節(jié)點Q連接，第一極與所述第三下拉晶體管Τ31的第二極連接，第二極接入第一低電平VGLl ；
[0147]以及，第六下拉晶體管Τ33，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述第二下拉節(jié)點QB2連接，第二極接入第一低電平VGLl。
[0148]如圖2所示,所述進位控制模塊151包括:
[0149]進位控制晶體管Τ51，柵極與所述上拉節(jié)點Q連接，第一極與所述第二控制時鐘輸入端CLKB連接，第二端與所述進位信號輸出端COUT (η)連接；
[0150]所述進位信號下拉模塊152包括:
[0151]第一進位信號下拉晶體管Τ521，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述進位信號輸出端COUT (η)連接，第二極接入第一低電平VGLl ；
[0152]以及，第二進位信號下拉晶體管Τ522，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述進位信號輸出端COUT (η)連接，第二極接入第一低電平VGLl ；
[0153]所述切斷控制模塊161包括:
[0154]第一切斷控制晶體管Τ611，柵極與所述上拉節(jié)點Q連接，第一極與所述第二控制時鐘輸入端CLKB連接，第二極與所述切斷控制信號輸出端IOFF (η)連接；
[0155]第二切斷控制晶體管Τ612，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述切斷控制信號輸出端IOFF (η)連接，第二極接入第一低電平VGLl ；
[0156]以及，第三切斷控制晶體管Τ613，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述切斷控制信號輸出端IOFF (η)連接，第二極接入第一低電平VGLl ；
[0157]所述反饋模塊162包括:
[0158]反饋晶體管Τ62，柵極與所述進位信號輸出端COUT (η)連接，第一極與所述第一上拉節(jié)點電位拉升晶體管TlOl的第二極連接，第二極與所述切斷控制信號輸出端IOFF (η)連接。
[0159]如圖2所示，所述柵極掃描信號控制模塊171包括:
[0160]柵極掃描控制晶體管Τ71，柵極與所述上拉節(jié)點Q連接，第一極接入所述第二控制時鐘信號CLKB，第二極與所述柵極掃描信號輸出端G0_S1 (η)連接；
[0161]所述柵極掃描信號下拉模塊172包括:
[0162]第一輸出下拉晶體管Τ721，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述柵極掃描信號輸出端G0_S1 (η)連接，第二極接入第二低電平VGL2 ；
[0163]以及，第二輸出下拉晶體管Τ722，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述柵極掃描信號輸出端G0_S1 (η)連接，第二極接入第二低電平VGL2 ；
[0164]所述輸入時鐘開關(guān)181包括輸入晶體管Τ81 ；
[0165]所述輸入晶體管Τ81，柵極與所述上拉節(jié)點Q連接，第一極與CLKIN連接，第二極與G_VDD連接；
[0166]所述輸出電平上拉模塊182包括:
[0167]輸出電平上拉晶體管T82，柵極和第一極接入高電平VDD，第二極與所述輸出電平端 G0_ELVDD (η)連接；
[0168]所述輸出電平下拉控制模塊183包括:
[0169]第一下拉控制晶體管Τ831，柵極與所述第一下拉節(jié)點QBl連接，第一極與所述輸出電平下拉控制端G_VDD連接，第二極接入第二低電平VGL2 ；
[0170]以及，第二下拉控制晶體管T832，柵極與所述第二下拉節(jié)點QB2連接，第一極與所述輸出電平下拉控制端G_VDD連接，第二極接入第二低電平VGL2 ；
[0171]所述輸出電平下拉模塊184包括:
[0172]輸出電平下拉晶體管T84，柵極與所述輸出電平下拉控制端G_VDD連接，第一極與所述輸出電平端G0_ELVDD (η)連接，第二極接入第二低電平VGL2。
[0173]在具體實施時，第一控制時鐘信號和第二控制時鐘信號互補。
[0174]如圖2所示，第一控制時鐘開關(guān)141包括:
[0175]第一控制晶體管Τ41，柵極和第一極與CLKA連接，第二極與QBl連接；
[0176]第二控制時鐘開關(guān)142包括:
[0177]第二控制晶體管Τ42，柵極和第一極與CLKB連接，第二極與QB2連接；
[0178]存儲電容C連接于Q與COUT (η)之間。
[0179]在圖2所示的實施例中，TlOU Τ102、Τ42、Τ201、Τ202、Τ203和Τ204為P型晶體管，Τ21、Τ22、Τ31、Τ32、Τ41、Τ51、Τ521、Τ522、Τ611、Τ612、Τ613、Τ62、Τ71、Τ721、Τ722、Τ81、Τ82、Τ831、Τ832和Τ84為N型晶體管，在其他實施例中，晶體管的類型也可以變化，只需能達到相同的導(dǎo)通與關(guān)斷的控制效果即可。
[0180]本發(fā)明實施例所述的柵極驅(qū)動方法，應(yīng)用于上述的柵極驅(qū)動電路，包括:
[0181]在第一階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，第二控制時鐘開關(guān)將第二下拉節(jié)點的電位上拉為高電平，上拉節(jié)點電位拉低模塊將上拉節(jié)點電位拉低為第一低電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，輸出電平上拉模塊控制使得輸出電平端輸出高電平，柵極掃描信號下拉模塊控制使得柵極掃描信號輸出端輸出第二低電平；
[0182]在第二階段，起始信號為高電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉升模塊將上拉節(jié)點電位拉升為高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，第二下拉節(jié)點電位拉低模塊將第二下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)導(dǎo)通，輸入時鐘信號為低電平，輸出電平端和柵極掃描信號輸出端輸出的信號不變；
[0183]在第三階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，上拉節(jié)點電位維持高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，第二下拉節(jié)點電位拉低模塊將第二下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)導(dǎo)通，輸入時鐘信號為高電平，柵極掃描信號輸出端輸出高電平，輸出電平下拉控制端輸出高電平，輸出電平下拉模塊控制使得輸出電平端輸出第二低電平；
[0184]在第四階段，起始信號為低電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉低模塊將上拉節(jié)點電位拉低為第一低電平，第二控制時鐘開關(guān)導(dǎo)通從而將所述第二下拉節(jié)點的電位拉升為高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)斷開，柵極掃描信號下拉模塊將柵極掃描信號的電位拉低為第二低電平，輸出電平下拉控制模塊控制使得輸出電平下拉控制端輸出第二低電平，輸出電平上拉模塊控制使得輸出電平端輸出高電平。
[0185]本發(fā)明實施例所述的陣列基板行驅(qū)動電路，包括多級上述的柵極驅(qū)動電路；
[0186]每一級所述柵極驅(qū)動電路還包括驅(qū)動控制信號輸出端；
[0187]第一級柵極驅(qū)動電路的起始信號輸入端和第二級柵極驅(qū)動電路的起始信號輸入端接入起始信號；
[0188]第N級柵極驅(qū)動電路的起始信號輸入端與第N-2級柵極驅(qū)動電路的進位信號輸出端連接，N為大于等于3而小于等于M的整數(shù)，M為所述陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)；
[0189]除了最后一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的驅(qū)動控制信號輸出端與下一級柵極驅(qū)動電路的輸出電平端連接；
[0190]第K級柵極驅(qū)動電路的復(fù)位信號輸入端與第K+2級柵極驅(qū)動電路的切斷控制信號輸出端連接，K為大于等于I而小于M-1的整數(shù)；
[0191]奇數(shù)級柵極驅(qū)動電路的第一控制信號輸入端接入第一外部控制信號，奇數(shù)級柵極驅(qū)動電路的第二控制信號輸入端接入第二外部控制信號；
[0192]偶數(shù)級柵極驅(qū)動電路的第一控制信號輸入端接入第三外部控制信號，奇數(shù)級柵極驅(qū)動電路的第二控制信號輸入端接入第四外部控制信號。
[0193]并且，所述第三外部控制信號比所述第一外部控制信號推遲一時鐘周期；
[0194]所述第四外部控制信號比所述第二外部控制信號推遲一時鐘周期。
[0195]輸入2η級柵極驅(qū)動電路的輸入時鐘信號與輸入第2η+2級柵極驅(qū)動電路的輸入時鐘信號互補；
[0196]輸入2η_1級柵極驅(qū)動電路的輸入時鐘信號與輸入第2η+1級柵極驅(qū)動電路的輸入時鐘信號互補；
[0197]輸入2η級柵極驅(qū)動電路的輸入時鐘信號比輸入2η_1級柵極驅(qū)動電路的輸入時鐘信號推遲一時鐘周期；
[0198]η是大于等于I的整數(shù)，2η+2小于或等于Μ。
[0199]在本發(fā)明實施例所述的陣列基板行驅(qū)動電路中，每一級柵極驅(qū)動電路的驅(qū)動控制信號與下一級柵極驅(qū)動電路的輸出電平共用，可以起到簡化電路的作用。
[0200]如圖3所示，根據(jù)一種【具體實施方式】，本發(fā)明所述的陣列基板行驅(qū)動電路包括(Ν+1)級柵極驅(qū)動電路，N為大于或等于7的整數(shù)；
[0201]第一級柵極驅(qū)動電路的起始信號輸入端STV接入第一起始信號STVl ；
[0202]第二級柵極驅(qū)動電路的起始信號輸入端STV接入第二起始信號STV2 ；
[0203]第M級柵極驅(qū)動電路的起始信號輸入端STV與第(Μ-1)級柵極驅(qū)動電路的進位信號輸出端COUT (M-1)連接，M大于2而小于(Ν+1)；
[0204]除了第(Ν+1)級柵極驅(qū)動電路之外，第J級柵極驅(qū)動電路的驅(qū)動控制信號輸出端IOFF (J)與第(J+1)級柵極驅(qū)動電路的輸出電平端G0_ELVDD (J+1)連接，J是小于(Ν+1)的正整數(shù)；
[0205]第K級柵極驅(qū)動電路的復(fù)位信號輸入端RESET (K)與第K+2級柵極驅(qū)動電路的切斷控制信號輸出端IOFF (K+2)連接，K為大于等于I而小于N的整數(shù)；
[0206]奇數(shù)級柵極驅(qū)動電路的第一控制時鐘輸入端CLKA接入第一控制時鐘信號CLK1，奇數(shù)級柵極驅(qū)動電路的第二控制時鐘輸入端CLKB接入第二控制時鐘信號CLK2 ；CLK1和CLK2互補；
[0207]偶數(shù)級柵極驅(qū)動電路的第一控制時鐘輸入端CLKA接入第三控制時鐘信號CLK3，偶數(shù)級柵極驅(qū)動電路的第二控制時鐘輸入端CLKB接入第四控制時鐘信號CLK4 ；CLK3和CLK4互補；
[0208]所述第三外部控制信號CLK3比所述第一外部控制信號CLKl推遲一時鐘周期；
[0209]所述第四外部控制信號CLK4比所述第二外部控制信號CLK2推遲一時鐘周期；
[0210]輸入第2n_l級柵極驅(qū)動電路的輸入時鐘端CLKIN的為第一輸入時鐘信號CLKINl ；
[0211]輸入第2n+l級柵極驅(qū)動電路的輸入時鐘信號端CLKIN的為第二輸入時鐘信號CLKIN2 ；
[0212]輸入第2n級柵極驅(qū)動電路的輸入時鐘端CLKIN的為第三輸入時鐘信號CLKIN3 ；
[0213]輸入第2n+2級柵極驅(qū)動電路的輸入時鐘端CLKIN的為第四輸入時鐘信號CLKIM ；
[0214]CLKINl 與 CLKIN2 互補；
[0215]CLKIN3 與 CLKIN4 互補；
[0216]CLKIN3比CLKINl推遲一時鐘周期；
[0217]CLKIN4比CLKIN2推遲一時鐘周期；
[0218]η是大于等于I的整數(shù)，2η+2小于或等于N+1。
[0219]圖4A是第η行像素驅(qū)動模塊輸出的G0_ELVDD (n、G0_Sl (η)和G0_S2 (η),以及接入該第η行像素驅(qū)動模塊的DATA的時序圖；圖4B是第n+1行像素驅(qū)動模塊輸出的G0_ELVDD (n+l)、G0_Sl (n+1)和G0_S2 (n+1 )，以及接入該第n+1行像素驅(qū)動模塊的DATA的時序圖。
[0220]以上實施例將CLKIN3設(shè)計為比CLKINl推遲一時鐘周期，將CLKIN4設(shè)計為比CLKIN2推遲一時鐘周期，目的是為了設(shè)計使得G0_ELVDD (n+1)的波形與G0_S2 (η)的波形相同(如圖4Α、圖4Β所示)，因此可以將第n+1行像素驅(qū)動模塊的G0_ELVDD (n+1)與第η行像素驅(qū)動模塊的G0_S2 (η)共用，其中n+1小于或等于陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)。
[0221]圖5A是本發(fā)明該實施例所述的陣列基板行驅(qū)動電路在工作時STV1、STV2、CLKUCLK2、CLK3、CLK4、CLKINl、CLKIN2、CLKIN3 和 CLKIN4 的波形圖。
[0222]圖5B是本發(fā)明該實施例所述的陣列基板行驅(qū)動電路輸出的G0_S1 (n)、G0_S1(n+l)、G0_Sl (n+2、G0_Sl (n+3)、G0_ELVDD (n)、G0_ELVDD (n+1)、G0_ELVDD (n+2)和 G0_ELVDD (n+3)的波形圖，其中n+3小于或等于陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)。
[0223]如圖5A、圖5B所示,如圖2所示的柵極驅(qū)動電路在工作時，[0224]在第一階段Pl，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，第二控制時鐘開關(guān)142將第二下拉節(jié)點QB2的電位上拉為高電平，上拉節(jié)點電位拉低模塊12將上拉節(jié)點Q電位拉低為第一低電平VGLl，第一下拉節(jié)點電位拉低模塊12將第一下拉節(jié)點QBl電位拉低為第一低電平VGLl，輸出電平上拉模塊182控制使得輸出電平端G0_ELVDD (η)輸出高電平,柵極掃描信號下拉模塊172控制使得柵極掃描信號輸出端G0_S1 (η)輸出第二低電平VGL2 ;
[0225]在第二階段Ρ2，起始信號為高電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉升模塊101將上拉節(jié)點Q電位拉升為高電平，第一下拉節(jié)點電位拉低模塊12將第一下拉節(jié)點QBl電位拉低為第一低電平VGLl，第二下拉節(jié)點電位拉低模塊13將第二下拉節(jié)點QB2電位拉低為第一低電平VGL1，輸入時鐘開關(guān)181導(dǎo)通，輸入時鐘信號為低電平，輸出電平端G0_ELVDD (η)和柵極掃描信號輸出端G0_S1 (η)輸出的信號不變；
[0226]在第三階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，上拉節(jié)點電位維持高電平，第一下拉節(jié)點電位拉低模塊12將第一下拉節(jié)點QBl電位拉低為第一低電平VGLl，第二下拉節(jié)點電位拉低模塊13將第二下拉節(jié)點QB2電位拉低為第一低電平VGL1,輸入時鐘開關(guān)181導(dǎo)通,輸入時鐘信號為高電平,柵極掃描信號輸出端G0_S1 (η)輸出高電平，輸出電平下拉控制端G_VDD輸出高電平，輸出電平下拉模塊184控制使得輸出電平端G0_ELVDD (η)輸出第二低電平VGL2 ；
[0227]在第四階段，起始信號為低電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉低模塊102將上拉節(jié)點Q電位拉低為第一低電平VGLl，第二控制時鐘開關(guān)142導(dǎo)通從而將所述第二下拉節(jié)點QB2的電位拉升為高電平，第一下拉節(jié)點電位拉低模塊12將第一下拉節(jié)點QBl電位拉低為第一低電平VGL1,輸入時鐘開關(guān)181斷開,柵極掃描信號下拉模塊172將柵極掃描信號的電位拉低為第二低電平VGL2，輸出電平下拉控制模塊183控制使得輸出電平下拉控制端G_VDD輸出第二低電平VGL2，輸出電平上拉模塊182控制使得輸出電平端G0_ELVDD (η)輸出高電平。
[0228]如圖5Α、圖5Β所示，第五階段Ρ5、第六階段Ρ6、第七階段Ρ7、第八階段Ρ8的工作時序分別與第五階段Ρ1、第六階段Ρ2、第七階段Ρ3、第八階段Ρ4的工作時序相同。
[0229]本發(fā)明實施例所述的柵極驅(qū)動電路可以應(yīng)用于0LED(0rganic Light-EmittingDiode,有機發(fā)光二極管)顯示裝置和LTPS (Low Temperature Poly-silicon,低溫多晶娃技術(shù))顯示裝置中。
[0230]本發(fā)明還提供了 一種顯示裝置，包括上述的柵極驅(qū)動電路。
[0231]所述顯示裝置可以為OLED顯示裝置或LTPS顯示裝置。
[0232]以上所述是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明所述原理的前提下，還可以作出若干改進和潤飾，這些改進和潤飾也應(yīng)視為本發(fā)明的保護范圍。
【權(quán)利要求】
1.一種柵極驅(qū)動電路，與一行像素單元連接，該行像素單元包括相互連接的行像素驅(qū)動模塊和發(fā)光元件；所述行像素驅(qū)動模塊包括驅(qū)動晶體管、驅(qū)動模塊和補償模塊；所述補償模塊接入柵極掃描信號；所述驅(qū)動模塊接入驅(qū)動電平；其特征在于: 所述柵極驅(qū)動電路包括行像素控制單元，其用于為所述補償模塊提供所述柵極掃描信號，為所述驅(qū)動模塊提供所述驅(qū)動電平，以控制該補償模塊補償該驅(qū)動晶體管的閾值電壓并控制所述驅(qū)動模塊驅(qū)動所述發(fā)光元件。
2.如權(quán)利要求1所述的柵極驅(qū)動電路，其特征在于，所述行像素控制單元包括起始信號輸入端、第一控制時鐘輸入端、第二控制時鐘輸入端、復(fù)位信號輸入端、輸入時鐘端、進位信號輸出端、切斷控制信號輸出端、輸出電平端、輸出電平下拉控制端和柵極掃描信號輸出端; 所述行像素控制單元還包括: 上拉節(jié)點電位拉升模塊，用于當(dāng)?shù)谝豢刂茣r鐘信號和起始信號為高電平時，將上拉節(jié)點的電位拉升為高電平； 存儲電容，連接于所述上拉節(jié)點和所述進位信號輸出端之間； 上拉節(jié)點電位拉低模塊，用于當(dāng)?shù)谝幌吕?jié)點的電位或第二下拉節(jié)點的電位為高電平時，將上拉節(jié)點的電位拉低為第一低電平； 第一控制時鐘開關(guān)，用于在第一控制時鐘信號為高電平時導(dǎo)通所述第一控制時鐘輸入端與第一下拉節(jié)點的連接； 第二控制時鐘開關(guān)，用于在第二控制時鐘信號為高電平時導(dǎo)通所述第二控制時鐘輸入端與第二下拉節(jié)點的連接；` 第一下拉節(jié)點電位拉低模塊，用于當(dāng)所述上拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述第一下拉節(jié)點的電位拉低為第一低電平； 第二下拉節(jié)點電位拉低模塊，與所述復(fù)位信號輸入端連接，用于當(dāng)所述上拉節(jié)點的電位或所述第一下拉節(jié)點的電位為高電平時，將所述第二下拉節(jié)點的電位拉低為第一低電平； 進位控制模塊，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述進位信號輸出端與所述第二控制時鐘輸入端之間的連接； 進位信號下拉模塊，用于當(dāng)所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將進位信號的電位拉低為第一低電平； 切斷控制模塊，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述第二控制時鐘輸入端與所述切斷控制信號輸出端之間的連接，當(dāng)所述第一下拉節(jié)點的電位或第二下拉節(jié)點的電位為高電平時，導(dǎo)通所述切斷控制信號輸出端與第二低電平輸出端之間的連接； 反饋模塊，用于當(dāng)所述進位信號為高電平時，將切斷控制信號傳送至上拉節(jié)點電位拉升模塊和所述上拉節(jié)點電位拉低模塊； 柵極掃描信號控制模塊，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述第二控制時鐘輸入端與所述柵極掃描信號輸出端之間的連接； 輸入時鐘開關(guān)，用于當(dāng)所述上拉節(jié)點的電位為高電平時，導(dǎo)通所述輸入時鐘端與所述輸出電平下拉控制端之間的連接； 柵極掃描信號下拉模塊，用于當(dāng)所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將柵極掃描信號的電位拉低為第二低電平； 輸出電平下拉控制模塊，用于當(dāng)所述第一下拉節(jié)點的電位或所述第二下拉節(jié)點的電位為高電平時，將所述輸出電平下拉控制端的電位拉低為第二低電平； 輸出電平上拉模塊，用于當(dāng)所述輸出電平下拉控制端輸出第二低電平時，將輸出電平上拉為高電平； 輸出電平下拉模塊，用于當(dāng)所述輸出電平下拉控制端輸出高電平時，將所述輸出電平下拉為第二低電平。
3.如權(quán)利要求2所述的柵極驅(qū)動電路，其特征在于， 所述上拉節(jié)點電位拉升模塊包括: 第一上拉節(jié)點電位拉升晶體管，柵極與第一極和所述起始信號輸入端連接，第二極與所述反饋模塊連接； 以及，第二上拉節(jié)點電位拉升晶體管，柵極與所述第一控制時鐘輸入端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述上拉節(jié)點連接； 所述上拉節(jié)點電位拉低模塊包括: 第一上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述反饋模塊連接； 第二上拉節(jié)點電位拉低晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第一上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平； 第三上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述上拉節(jié)點連接，第二極與所述反饋模塊連接； 以及，第四上拉節(jié)點電位拉低晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第三上拉節(jié)點電位拉低晶體管的第二極連接，第二極接入第一低電平； 所述第一下拉節(jié)點電位拉低模塊包括: 第一下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極與所述復(fù)位信號輸入端連接； 第二下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第一下拉晶體管的第二極連接，第二極接入第一低電平； 以及，第三下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述第一下拉節(jié)點連接，第二極接入第一低電平； 所述第二下拉節(jié)點電位拉低模塊包括: 第四下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極與所述復(fù)位信號輸入端連接； 第五下拉晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第四下拉晶體管的第二極連接，第二極接入第一低電平； 以及，第六下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述第二下拉節(jié)點連接，第二極接入第一低電平。
4.如權(quán)利要求3所述的柵極驅(qū)動電路，其特征在于， 所述進位控制模塊包括: 進位控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二端與所述進位信號輸出端連接； 所述進位信號下拉模塊包括: 第一進位信號下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平； 以及，第二進位信號下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述進位信號輸出端連接，第二極接入第一低電平； 所述切斷控制模塊包括: 第一切斷控制晶體管，柵極與所述上拉節(jié)點連接，第一極與所述第二控制時鐘輸入端連接，第二極與所述切斷控制信號輸出端連接； 第二切斷控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平； 以及，第三切斷控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述切斷控制信號輸出端連接，第二極接入第一低電平； 所述反饋模塊包括: 反饋晶體管，柵極與所述進位信號輸出端連接，第一極與所述第一上拉節(jié)點電位拉升晶體管的第二極連接，第二極與所述切斷控制信號輸出端連接。
5.如權(quán)利要求4所述的柵極驅(qū)動電路，其特征在于， 所述柵極掃描信號控制模塊包括:` 柵極掃描控制晶體管，柵極與所述上拉節(jié)點連接，第一極接入所述第二控制時鐘信號，第二極與所述柵極掃描信號輸出端連接； 所述柵極掃描信號下拉模塊包括: 第一輸出下拉晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平； 以及，第二輸出下拉晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述柵極掃描信號輸出端連接，第二極接入第二低電平； 所述輸出電平上拉模塊包括: 輸出電平上拉晶體管，柵極和第一極接入高電平，第二極與所述輸出電平端連接； 所述輸出電平下拉控制模塊包括: 第一下拉控制晶體管，柵極與所述第一下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平； 以及，第二下拉控制晶體管，柵極與所述第二下拉節(jié)點連接，第一極與所述輸出電平下拉控制端連接，第二極接入第二低電平； 所述輸出電平下拉模塊包括: 輸出電平下拉晶體管，柵極與所述輸出電平下拉控制端連接，第一極與所述輸出電平端連接，第二極接入第二低電平。
6.如權(quán)利要求2至5中任一權(quán)利要求所述的柵極驅(qū)動電路，其特征在于，第一控制時鐘信號和第二控制時鐘信號互補。
7.一種柵極驅(qū)動方法，應(yīng)用于如權(quán)利要求2至6中任一權(quán)利要求所述的柵極驅(qū)動電路，其特征在于，包括:在第一階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，第二控制時鐘開關(guān)將第二下拉節(jié)點的電位上拉為高電平，上拉節(jié)點電位拉低模塊將上拉節(jié)點電位拉低為第一低電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，輸出電平上拉模塊控制使得輸出電平端輸出高電平，柵極掃描信號下拉模塊控制使得柵極掃描信號輸出端輸出第二低電平； 在第二階段，起始信號為高電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉升模塊將上拉節(jié)點電位拉升為高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，第二下拉節(jié)點電位拉低模塊將第二下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)導(dǎo)通，輸入時鐘信號為低電平，輸出電平端和柵極掃描信號輸出端輸出的信號不變； 在第三階段，起始信號為低電平，第一控制時鐘信號為低電平，第二控制時鐘信號為高電平，上拉節(jié)點電位維持高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，第二下拉節(jié)點電位拉低模塊將第二下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)導(dǎo)通，輸入時鐘信號為高電平，柵極掃描信號輸出端輸出高電平，輸出電平下拉控制端輸出高電平，輸出電平下拉模塊控制使得輸出電平端輸出第二低電平； 在第四階段，起始 信號為低電平，第一控制時鐘信號為高電平，第二控制時鐘信號為低電平，上拉節(jié)點電位拉低模塊將上拉節(jié)點電位拉低為第一低電平，第二控制時鐘開關(guān)導(dǎo)通從而將所述第二下拉節(jié)點的電位拉升為高電平，第一下拉節(jié)點電位拉低模塊將第一下拉節(jié)點電位拉低為第一低電平，輸入時鐘開關(guān)斷開，柵極掃描信號下拉模塊將柵極掃描信號的電位拉低為第二低電平，輸出電平下拉控制模塊控制使得輸出電平下拉控制端輸出第二低電平，輸出電平上拉模塊控制使得輸出電平端輸出高電平。
8.—種陣列基板行驅(qū)動電路，其特征在于，包括多級如權(quán)利要求1至6中任一權(quán)利要求所述的柵極驅(qū)動電路； 每一級所述柵極驅(qū)動電路還包括驅(qū)動控制信號輸出端； 第一級柵極驅(qū)動電路的起始信號輸入端和第二級柵極驅(qū)動電路的起始信號輸入端接入起始信號； 第N級柵極驅(qū)動電路的起始信號輸入端與第N-2級柵極驅(qū)動電路的進位信號輸出端連接，N為大于等于3而小于等于M的整數(shù)，M為所述陣列基板行驅(qū)動電路包括的柵極驅(qū)動電路的級數(shù)； 除了最后一級柵極驅(qū)動電路之外，每一級柵極驅(qū)動電路的驅(qū)動控制信號輸出端與下一級柵極驅(qū)動電路的輸出電平端連接； 第K級柵極驅(qū)動電路的復(fù)位信號輸入端與第K+2級柵極驅(qū)動電路的切斷控制信號輸出端連接，K為大于等于I而小于M-1的整數(shù)； 奇數(shù)級柵極驅(qū)動電路的第一控制信號輸入端接入第一外部控制信號，奇數(shù)級柵極驅(qū)動電路的第二控制信號輸入端接入第二外部控制信號； 偶數(shù)級柵極驅(qū)動電路的第一控制信號輸入端接入第三外部控制信號，奇數(shù)級柵極驅(qū)動電路的第二控制信號輸入端接入第四外部控制信號。
9.如權(quán)利要求8所述的陣列基板行驅(qū)動電路，其特征在于， 所述第三外部控制信號比所述第一外部控制信號推遲一時鐘周期；所述第四外部控制信號比所述第二外部控制信號推遲一時鐘周期。
10.如權(quán)利要求8或9所述的陣列基板行驅(qū)動電路，其特征在于， 輸入第2η級柵極驅(qū)動電路的輸入時鐘信號與輸入第2η+2級柵極驅(qū)動電路的輸入時鐘信號互補； 輸入第2η-1級柵極驅(qū)動電路的輸入時鐘信號與輸入第2η+1級柵極驅(qū)動電路的輸入時鐘信號互補； 輸入第2η級柵極驅(qū)動電路的輸入時鐘信號比輸入第2η-1級柵極驅(qū)動電路的輸入時鐘信號推遲一時鐘周期； 輸入第2η+2級柵極驅(qū)動電路的的輸入時鐘信號比輸入第2η+1級柵極驅(qū)動電路的輸入時鐘信號推遲一時鐘周期； η是大于等于I的整數(shù)，2η+2小于或等于Μ。
11.一種顯示裝置，其特征在于，包括如權(quán)利要求1至6中任一權(quán)利要求所述的柵極驅(qū)動電路。
12.如權(quán)利要求11所述的顯示裝置，其特征在于，所述顯示裝置為有機發(fā)光二極管OLED顯示裝置或 低溫多晶硅LTPS顯示裝置。
【文檔編號】G09G3/32GK103730089SQ201310738811
【公開日】2014年4月16日 申請日期:2013年12月26日 優(yōu)先權(quán)日:2013年12月26日
【發(fā)明者】曹昆, 吳仲遠(yuǎn), 段立業(yè) 申請人:京東方科技集團股份有限公司