專利名稱：一種電子設(shè)計競賽fpga套件裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及數(shù)字電路技術(shù)領(lǐng)域，具體地講是一種電子設(shè)計競賽FPGA套件裝置，主要面向參加電子設(shè)計競賽的學生以及在校學生中FPGA初級使用者，也可用于教師指導下的本科課程設(shè)計和畢業(yè)設(shè)計開發(fā)。
背景技術(shù)：
FPGACField Programmable Gate Array,現(xiàn)場可編程門陣列)如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入法或是硬件描述語言自由設(shè)計一個數(shù)字系統(tǒng)。在全國大學生電子設(shè)計競賽中，F(xiàn)PGA的模塊化設(shè)計已經(jīng)越來越重要。目前市面上的大多數(shù)FPGA開發(fā)套件功能單一、板上低速A/D和D/A無法滿足競賽指標需求、不符合最小系統(tǒng)的競賽規(guī)則無法直接用于參賽，實驗例程的電子設(shè)計競賽指導性不強，無法滿足目前大學生電子設(shè)計競賽賽前訓練和實際參賽的使用需求。
發(fā)明內(nèi)容本實用新型的目的是克服上述已有技術(shù)的不足，而提供一種電子設(shè)計競賽FPGA套件裝置，主要解決現(xiàn)有的FPGA開發(fā)套件功能單一、無法滿足競賽指標需求及直接用于參賽等問題。本實用新型的技術(shù)方案是一種電子設(shè)計競賽FPGA套件裝置，其特殊之處在于它包括FPGA模塊、I/O模塊、雙路高速A/D模塊和雙路高速D/A模塊，所述的I/O模塊、雙路高速A/D模塊和雙路高速D/A模塊分別與FPGA模塊連接；模塊之間采用標準的IDC40插針和插座直接對接，模塊位置可互換、管腳順序可定義，無需排線或飛線，連接更加可靠、高頻指標更好。其中，所述的I/O模塊包括撥碼開關(guān)、矩陣鍵盤、蜂鳴器、數(shù)碼管、LED燈和點陣液晶。其中，所述的雙路高速A/D模塊由兩片12位40MSPS的AD9224高速模/數(shù)轉(zhuǎn)換芯片組成。其中，所述的雙路高速D/A模塊由兩片14位125MSPS的AD9764高速數(shù)/模轉(zhuǎn)換芯片組成。本實用新型所述的一種電子設(shè)計競賽FPGA套件裝置與已有技術(shù)相比具有如下有益效果(I)利用FPGA的高速處理能力，比單片機套件能夠更好地完成信號類電子競賽賽題；(2)用戶可以根據(jù)需要靈活選用不同的核心模塊板和功能擴展板來完成自己的電子設(shè)計；(3)可以用于FPGA入門培訓，也可以用于直接參賽，克服了現(xiàn)在學生在電子競賽中要制作和調(diào)試大量硬件、效率低、課程設(shè)計和畢業(yè)設(shè)計中硬件系統(tǒng)重復利用率低、教學成本大等缺點。

[0010]圖1是本實用新型連接示意圖；圖2是圖1的詳細連接示意圖。
具體實施方式
為了更好地理解與實施，
以下結(jié)合附圖給出具體實施例詳細說明本實用新型。實施例:如圖1、2所示，F(xiàn)PGA模塊100為Xilinx公司的SpartanII系列20萬門FPGA芯片(XC2S200PQ208), 或 Altera 公司的 Cyclone 系列 15 萬門 FPGA 芯片(EP1C6PQ240) ；1/0模塊200包括撥碼開關(guān)201、4*4矩陣鍵盤202、蜂鳴器203、四位七段數(shù)碼管204、12個LED燈205、點陣液晶206 ;雙路高速A/D模塊300由兩片12位40MSPS的AD9224高速模/數(shù)轉(zhuǎn)換芯片組成，可以滿足用戶對于高速數(shù)據(jù)采集與處理的要求；雙路高速D/A模塊400由兩片14位125MSPS的AD9764高速數(shù)/模轉(zhuǎn)換芯片組成，可以滿足用戶對于高速信號產(chǎn)生的要求；將I/O模塊200、雙路高速A/D模塊300和雙路高速D/A模塊400分別與FPGA模塊100連接；模塊之間采用標準的IDC40插針和插座直接對接，模塊位置可互換、管腳順序可定義，無需排線或飛線，連接更加可靠、高頻指標更好。本實用新型可以實現(xiàn)歷屆信號類電子競賽賽題功能，該平臺可實現(xiàn)正弦信號發(fā)生器、移相信號發(fā)生器、任意波發(fā)生器、邏輯分析儀、掃頻儀、數(shù)字頻率計、數(shù)字萬用表、FIR濾波器等競賽例程。下面以“簡易數(shù)字頻率計”和“正弦信號發(fā)生器”為例，具體說明如何對該實驗箱進行開發(fā)，以更加直觀的形式展現(xiàn)設(shè)計理念。(I)簡易數(shù)字頻率計實驗?zāi)康木褪窃O(shè)計一個簡易數(shù)字頻率計，實現(xiàn)對正余弦、三角波，方波信號進行頻率測量，掌握頻率計的工作原理。整個設(shè)計的基本原理就是對I秒鐘之內(nèi)輸入的信號進行計數(shù)，把所得數(shù)據(jù)保存在計數(shù)器里，經(jīng)過譯碼器處理之后，然后送往1602液晶顯示。這里采用的方案是在采樣時鐘的上升沿開始計數(shù)，計數(shù)時間為I秒。此時記錄的數(shù)據(jù)即為所測信號的頻率。本例的硬件連接電路主要包括:FPGA模塊、I/O模塊、雙路高速A/D模塊等。由于輸入的信號或多或少都夾雜著一些噪聲,這些噪聲雖然很小,在不波器上不明顯，但是如果利用普通的過零整形進行檢測，那么在對信號進行整形后會發(fā)現(xiàn)存在非常嚴重的抖動。針對這種情況，可以使用雙門限檢整形。將信號整形后得到了方波信號，測方波的頻率即為原信號的頻率。在測整形后方波頻率時，采用I秒計數(shù)。即在數(shù)I秒內(nèi)方波的個數(shù)，該個數(shù)即為方波的頻率。由于是I秒計數(shù)，那么對于頻率小于IHZ的信號無法測得其頻率。對于頻率小于IHz的信號，記錄一個方波段內(nèi)的時鐘個數(shù)，那么原信號的周期
= 式中H表示一個方波段內(nèi)的時鐘個數(shù)，Δ 表示時鐘的周期。通過以上方法，即可得到原信號的頻率。測完信號頻率后，將信號頻率值送入IXD1602顯示。1602自帶數(shù)字，字母和一些符號的字庫。在第一行寫入顯示的內(nèi)容:〃The frequency is〃，第二行顯示所測信號的頻率值。當信號頻率大于IHz時，采用的是I秒計數(shù)，即在I秒內(nèi)，會得到一個頻率值，所以在顯示的時候，將顯示的刷新時間定為I秒。這樣以來就做到了測量與顯示的同步。經(jīng)反復實驗驗證，其測頻誤差小于0.5%，其測頻范圍為lOHflOMHz。系統(tǒng)整體指標良好，測頻誤差和測頻范圍等各項指標均達到設(shè)計要求。(2)正弦信號發(fā)生器實驗?zāi)康木褪窃O(shè)計一個正弦信號發(fā)生器，掌握DDS IP核調(diào)用和1602液晶顯示的
工作原理。調(diào)用IP核中正余弦查找表，查表并經(jīng)D/A轉(zhuǎn)換產(chǎn)生正弦波并在IXD上顯示當前設(shè)定頻率。頻率可以任意設(shè)置，輸出頻率范圍1Hz 10MHz。本實驗中信號輸出頻率設(shè)為1MHz，用戶可在程序中自己設(shè)定。然后對相位進行累加，通過查找表將其轉(zhuǎn)化為幅度信息通過D/A輸出可實現(xiàn)最高頻率為10 MHz的正弦信號輸出給示波器顯示。以上所述僅為本實用新型的優(yōu)選實例而已，對于本領(lǐng)域的技術(shù)人員來說，本實用新型可以有各種更改和變化。凡在本實用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的權(quán)利要求范圍之內(nèi)。
權(quán)利要求1.一種電子設(shè)計競賽FPGA套件裝置，其特征在于它包括FPGA模塊(100)、I/O模塊(200),雙路高速A/D模塊(300)和雙路高速D/A模塊(400)，所述的I/O設(shè)備(200)、雙路高速A/D模塊(300)和雙路高速D/A模塊(400)分別與FPGA模塊(100)連接；模塊之間采用插針和插座直接對接。
2.根據(jù)權(quán)利要求1所述的一種電子設(shè)計競賽FPGA套件裝置，其特征在于所述的I/O模塊(200)包括撥碼開關(guān)(201)、矩陣鍵盤(202)、蜂鳴器(203)、數(shù)碼管(204)、LED燈(205)和液晶接口(206)。
3.根據(jù)權(quán)利要求1所述的一種電子設(shè)計競賽FPGA套件裝置，其特征在于所述的雙路高速A/D模塊(300)由兩片12位40MSPS的AD9224高速模/數(shù)轉(zhuǎn)換芯片組成。
4.根據(jù)權(quán)利要求1所述的一種電子設(shè)計競賽FPGA套件裝置，其特征在于所述的雙路高 速D/A模塊(400)由兩片14位125MSPS的AD9764高速數(shù)/模轉(zhuǎn)換芯片組成。
專利摘要本實用新型涉及一種電子設(shè)計競賽FPGA套件裝置，其特點是它包括FPGA模塊(100)、I/O模塊(200)、雙路高速A/D模塊(300)和雙路高速D/A模塊(400)，所述的I/O模塊(200)、雙路高速A/D模塊(300)和雙路高速D/A模塊(400)分別與FPGA模塊(100)連接；可以實現(xiàn)大部分的信號類電子競賽題目，可以用于FPGA入門培訓，也可以用于直接參賽，克服了現(xiàn)在學生在電子競賽中要制作和調(diào)試大量硬件、效率低、課程設(shè)計和畢業(yè)設(shè)計中硬件系統(tǒng)重復利用率低、教學成本大等缺點。
文檔編號G09B23/18GK202917076SQ201220639399
公開日2013年5月1日 申請日期2012年11月28日 優(yōu)先權(quán)日2012年11月28日
發(fā)明者宋杰, 熊偉, 林雪原, 王國慶, 張驍 申請人:中國人民解放軍海軍航空工程學院