專利名稱：視頻信號(hào)合成或分割處理裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種將視頻信號(hào)合成或者分割的裝置。
背景技術(shù)：
在視頻監(jiān)控、視頻傳媒、視頻會(huì)議等應(yīng)用場(chǎng)合當(dāng)中，有時(shí)需要將幾個(gè)視頻畫面合成 為一個(gè)視頻畫面顯示，或者將一個(gè)視頻畫面分割為幾個(gè)視頻畫面顯示，這就涉及到視頻信 號(hào)合成或分割處理技術(shù)。中國(guó)實(shí)用新型專利200620016569. 8《視頻信號(hào)合成控制器》中揭示了一種視頻信 號(hào)合成控制器。請(qǐng)參閱圖1，圖1是現(xiàn)有技術(shù)視頻信號(hào)合成控制器的結(jié)構(gòu)示意圖。所述視頻 信號(hào)合成控制器包括一一對(duì)應(yīng)地連接多個(gè)視頻輸入端的多個(gè)儲(chǔ)存單元C、一一對(duì)應(yīng)地連接 多個(gè)儲(chǔ)存單元的儲(chǔ)存單元總線、一個(gè)儲(chǔ)存控制器7和一個(gè)高清同步信號(hào)產(chǎn)生電路6。其中， 多個(gè)所述儲(chǔ)存單元c分別通過一一對(duì)應(yīng)的儲(chǔ)存單元總線與所述儲(chǔ)存控制器7相連接。所述多個(gè)儲(chǔ)存單元c分別儲(chǔ)存輸入的多路視頻信號(hào)，所述高清同步信號(hào)產(chǎn)生電路 6產(chǎn)生視頻信號(hào)合成后的高清同步信號(hào)，所述儲(chǔ)存控制器7將各個(gè)所述儲(chǔ)存單元c中的視頻 信號(hào)按照所述高清同步信號(hào)輸出，從而使輸入的多路視頻信號(hào)合成為一路視頻信號(hào)輸出。然而，所述視頻信號(hào)合成控制器中，每一路視頻數(shù)據(jù)輸入都被儲(chǔ)存到單獨(dú)一個(gè)儲(chǔ) 存單元c中，因此對(duì)應(yīng)多路的視頻數(shù)據(jù)輸入就必須設(shè)置多個(gè)所述儲(chǔ)存單元c，并且所述儲(chǔ)存 單元C的數(shù)目增加的同時(shí)意味著連接儲(chǔ)存單元C并用于存取數(shù)據(jù)的儲(chǔ)存單元總線的數(shù)量也 會(huì)增加，所述視頻信號(hào)合成控制器中必須設(shè)置較多的引腳來連接各個(gè)儲(chǔ)存單元總線，增大 了電路布線面積和裝置成本。
實(shí)用新型內(nèi)容為解決現(xiàn)有技術(shù)視頻信號(hào)合成控制裝置信號(hào)引腳數(shù)量較多、布線面積和布線難度 較大、成本較高的技術(shù)問題，本實(shí)用新型提供一種信號(hào)引腳數(shù)量較少、布線面積和布線難度 較小、成本較低的視頻信號(hào)合成或分割處理裝置?！N視頻信號(hào)合成或分割處理裝置，包括用于儲(chǔ)存視頻數(shù)據(jù)的儲(chǔ)存單元，其特征 在于，進(jìn)一步包括儲(chǔ)存控制器、輸入緩存電路、輸出緩存電路以及讀寫仲裁電路。所述儲(chǔ)存 控制器通過儲(chǔ)存單元總線與所述儲(chǔ)存單元連接，所述輸入緩存電路連接在若干個(gè)視頻輸入 端和所述儲(chǔ)存控制器之間，所述輸出緩存電路連接在所述儲(chǔ)存控制器和若干個(gè)視頻輸出端 之間，所述讀寫仲裁電路分別連接所述輸入緩存電路、所述輸出緩存電路和所述儲(chǔ)存控制 器。所述輸入緩存電路用于緩存所述視頻輸入端輸入的視頻數(shù)據(jù)，并在自身可用的緩存空 間小于第一預(yù)定值時(shí)，發(fā)出緩存輸出請(qǐng)求至所述讀寫仲裁電路。所述輸出緩存電路用于緩 存從所述儲(chǔ)存單元中讀取的視頻數(shù)據(jù)，并在自身可用的緩存空間大于第二預(yù)定值時(shí)，發(fā)出 緩存輸入請(qǐng)求至所述讀寫仲裁電路。所述儲(chǔ)存控制器用于控制所述儲(chǔ)存單元的數(shù)據(jù)寫入和 讀取，并在所述儲(chǔ)存單元總線空閑時(shí)發(fā)出總線空閑狀態(tài)信號(hào)至所述讀寫仲裁電路。所述讀 寫仲裁電路用于在同時(shí)接收到所述緩存輸出請(qǐng)求和所述總線空閑狀態(tài)信號(hào)時(shí)，對(duì)所述儲(chǔ)存控制器發(fā)送數(shù)據(jù)寫入指令，或者在同時(shí)接收到所述緩存輸入請(qǐng)求和所述總線空閑狀態(tài)信號(hào) 時(shí)，對(duì)所述儲(chǔ)存控制器發(fā)送數(shù)據(jù)讀取指令。所述儲(chǔ)存控制器根據(jù)所述數(shù)據(jù)寫入指令將所述 輸入緩存電路中的視頻數(shù)據(jù)寫入到所述儲(chǔ)存單元，根據(jù)所述數(shù)據(jù)讀取指令將所述儲(chǔ)存單元 中的視頻數(shù)據(jù)讀取到所述輸出緩存電路。與現(xiàn)有技術(shù)相比較，本實(shí)用新型的所述視頻信號(hào)合成或分割處理裝置中，所述儲(chǔ) 存控制器在所述儲(chǔ)存單元總線空閑時(shí)發(fā)出所述總線空閑狀態(tài)信號(hào)；所述輸入緩存電路和所 述輸出緩存電路分別緩存輸入和輸出的視頻數(shù)據(jù)；所述讀寫仲裁電路根據(jù)所述總線空閑狀 態(tài)信號(hào)協(xié)調(diào)所述輸入緩存電路和所述輸出緩存電路中視頻數(shù)據(jù)的輸出和輸入，使視頻數(shù)據(jù) 的輸出和輸入共用相同的儲(chǔ)存單元總線。則所述視頻信號(hào)合成或分割處理裝置中只需設(shè)置 一個(gè)儲(chǔ)存單元儲(chǔ)存視頻數(shù)據(jù)，減少儲(chǔ)存單元和儲(chǔ)存單元總線的數(shù)量，使所述視頻信號(hào)合成 或分割處理裝置的引腳數(shù)量減少，電路布線面積減小，降低電路布線難度，降低裝置成本。 并且，所述儲(chǔ)存單元也不必采用數(shù)據(jù)的讀取和寫入分別占用不同總線的雙向儲(chǔ)存器，降低 裝置的成本，并且提高視頻數(shù)據(jù)讀寫速度。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述輸入緩存電路包括視頻輸入 控制器、輸入緩存單元、切換電路以及輸入緩存判斷電路。所述視頻輸入控制器連接若干個(gè) 所述視頻輸入端和所述輸入緩存單元，所述輸入緩存單元通過所述切換電路連接所述儲(chǔ)存 控制器，所述輸入緩存判斷電路連接在所述輸入緩存單元和所述讀寫仲裁電路之間。所述 輸入緩存單元由與所述視頻輸入端一一對(duì)應(yīng)的若干個(gè)第一緩存區(qū)組成。所述視頻輸入控制 器用于將所述若干個(gè)視頻輸入端輸入的視頻數(shù)據(jù)一一對(duì)應(yīng)地傳輸至各個(gè)所述第一緩存區(qū)。 所述輸入緩存判斷電路用于在每一所述第一緩存區(qū)的可用儲(chǔ)存空間小于第三預(yù)設(shè)值時(shí)，向 所述讀寫仲裁電路發(fā)送對(duì)應(yīng)所述第一緩存區(qū)的緩存輸出請(qǐng)求。所述切換電路用于選通對(duì)應(yīng) 的第一緩存區(qū)；所述儲(chǔ)存控制器根據(jù)所述數(shù)據(jù)寫入指令，從所述切換電路選通的所述第一 緩存區(qū)中將視頻數(shù)據(jù)讀取到所述儲(chǔ)存單元中。通過所述視頻輸入控制器將各個(gè)所述視頻輸入端輸入的視頻數(shù)據(jù)儲(chǔ)存在各個(gè)所 述第一緩存區(qū)中，所述輸入緩存判斷電路分別監(jiān)視各個(gè)所述第一緩存區(qū)的可用儲(chǔ)存空間， 可以分別對(duì)每一所述視頻輸入端輸入的視頻數(shù)據(jù)單獨(dú)儲(chǔ)存，方便對(duì)所述視頻數(shù)據(jù)的存取管理。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述輸出緩存電路包括輸出緩存 單元、視頻輸出控制器以及輸出緩存判斷電路。所述視頻輸出控制器連接若干個(gè)所述視頻 輸出端和所述輸出緩存單元，所述輸出緩存單元連接所述儲(chǔ)存控制器，所述輸出緩存判斷 電路連接在所述輸出緩存單元和所述讀寫仲裁電路之間。所述輸出緩存單元由與所述視頻 輸出端一一對(duì)應(yīng)的若干個(gè)第二緩存區(qū)組成。所述視頻輸出控制器用于將所述若干個(gè)第二緩 存區(qū)中儲(chǔ)存的視頻數(shù)據(jù)一一對(duì)應(yīng)地傳輸至各個(gè)所述視頻輸出端輸出。所述輸出緩存判斷電 路用于在每一所述第二緩存區(qū)的可用儲(chǔ)存空間大于第四預(yù)設(shè)值時(shí)，向所述讀寫仲裁電路發(fā) 送對(duì)應(yīng)所述第二緩存區(qū)的緩存輸入請(qǐng)求。通過所述視頻輸出控制器將所述第二緩存區(qū)中的視頻數(shù)據(jù)分別傳輸至各個(gè)所述 視頻輸出端輸出，所述輸出緩存判斷電路分別監(jiān)視各個(gè)所述第二緩存區(qū)的可用儲(chǔ)存空間， 可以分別對(duì)每一所述第二緩存區(qū)中的視頻數(shù)據(jù)進(jìn)行單獨(dú)儲(chǔ)存，使對(duì)應(yīng)的視頻數(shù)據(jù)可以快速 地通過各個(gè)所述視頻輸出端輸出。
6[0013]優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述輸入緩存電路、所述輸出緩存 電路、所述儲(chǔ)存控制器、所述讀寫仲裁電路、所述地址產(chǎn)生電路和所述模式控制電路都基于 FPGA邏輯電路實(shí)現(xiàn)。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述輸入緩存單元和所述輸出緩 存單元為FPGA器件中的Block RAM。通過使用FPGA邏輯電路實(shí)現(xiàn)所述輸入緩存電路和所述輸出緩存電路，則所述輸 入緩存單元和所述輸出緩存單元都可以用所述FPGA器件中的BlockRAM來實(shí)現(xiàn)緩存空間， 無需設(shè)置單獨(dú)的SRAM儲(chǔ)存器件，亦可避免因利用邏輯電路實(shí)現(xiàn)緩存單元而占用大量FPGA 器件的邏輯資源，可降低裝置的成本。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中進(jìn)一步包括地址產(chǎn)生電路，所述地 址產(chǎn)生電路用于在各個(gè)所述視頻輸入控制器輸出的視頻同步信號(hào)的同步控制下，生成所述 視頻數(shù)據(jù)在所述儲(chǔ)存單元中的寫入地址；并且在各個(gè)所述視頻輸出控制器輸出的視頻同步 信號(hào)的同步控制下，生成對(duì)應(yīng)輸出的視頻數(shù)據(jù)在所述儲(chǔ)存單元中的讀取地址。通過所述地址產(chǎn)生電路對(duì)所述寫入地址和所述讀取地址的編碼，使所述視頻數(shù)據(jù) 在所述儲(chǔ)存單元中以特定的順序儲(chǔ)存和讀取，從而可較簡(jiǎn)單地實(shí)現(xiàn)視頻合成或者視頻數(shù)據(jù) 分割的效果。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述讀寫仲裁電路進(jìn)一步包括第 一優(yōu)先級(jí)電路，所述第一優(yōu)先級(jí)電路用于在同時(shí)接收所述緩存輸出請(qǐng)求、所述緩存輸入請(qǐng) 求和所述總線空閑狀態(tài)信號(hào)時(shí)，根據(jù)預(yù)先設(shè)定的讀寫優(yōu)先級(jí)，選擇向所述儲(chǔ)存控制器發(fā)送 所述數(shù)據(jù)寫入指令和所述數(shù)據(jù)讀取指令兩者其中之一。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述輸人緩存判斷電路包括第二 優(yōu)先級(jí)電路，所述第二優(yōu)先級(jí)電路在多個(gè)所述第一緩存區(qū)的可用儲(chǔ)存空間同時(shí)小于所述第 三預(yù)設(shè)值時(shí)，根據(jù)預(yù)先設(shè)置的優(yōu)先級(jí)，向所述讀寫仲裁電路發(fā)送優(yōu)先級(jí)最高的所述第一緩 存區(qū)的緩存輸出請(qǐng)求；所述輸出緩存判斷電路包括第三優(yōu)先級(jí)電路，所述第三優(yōu)先級(jí)電路 在多個(gè)所述第二緩存區(qū)的可用儲(chǔ)存空間同時(shí)大于所述第四預(yù)設(shè)值時(shí)，根據(jù)預(yù)先設(shè)置的優(yōu)先 級(jí)，向所述讀寫仲裁電路發(fā)送優(yōu)先級(jí)最高的所述第二緩存區(qū)的緩存輸入請(qǐng)求。通過所述第一、第二、第三優(yōu)先級(jí)電路，避免同時(shí)寫入數(shù)據(jù)和讀取數(shù)據(jù)時(shí)導(dǎo)致的占 用儲(chǔ)存單元總線沖突，也避免多個(gè)第一儲(chǔ)存區(qū)同時(shí)輸出視頻數(shù)據(jù)或者多個(gè)第二緩存區(qū)同時(shí) 輸入視頻數(shù)據(jù)的沖突。使所述視頻信號(hào)合成或分割處理裝置對(duì)視頻數(shù)據(jù)的處理更加安全， 可靠。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中進(jìn)一步包括模式控制電路，所述模 式控制電路用于根據(jù)用戶指令，控制所述視頻信號(hào)合成或分割處理裝置切換至視頻合成模 式或者切換至視頻分割模式。其中，當(dāng)所述視頻信號(hào)合成或分割處理裝置切換至視頻合成 模式時(shí)，所述視頻輸入控制器選通多個(gè)所述視頻輸入端輸入視頻數(shù)據(jù)，所述視頻輸出控制 器選通至少一個(gè)所述視頻輸出端輸出視頻數(shù)據(jù)。當(dāng)所述視頻信號(hào)合成或分割處理裝置切換 至視頻分割模式時(shí)，所述視頻輸入控制器選通至少一個(gè)所述視頻輸入端輸入視頻數(shù)據(jù)，所 述視頻輸出控制器選通多個(gè)所述視頻輸出端輸出視頻數(shù)據(jù)。通過所述模式控制電路，用戶可以方便地控制所述視頻信號(hào)合成或分割處理裝置 切換至視頻合成模式或者視頻分割模式，分別實(shí)現(xiàn)視頻信號(hào)合成處理功能和視頻信號(hào)分割處理的功能。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述視頻信號(hào)合成或分割處理裝 置進(jìn)一步包括晶體振蕩器；以及用于根據(jù)所述晶體振蕩器的震蕩頻率，生成基準(zhǔn)視頻時(shí) 鐘信號(hào)和系統(tǒng)時(shí)鐘信號(hào)的鎖相回路。通過設(shè)置所述晶體振蕩器和所述鎖相回路，使所述視頻信號(hào)合成或分割處理裝置 中的各個(gè)電路模塊具有相同的系統(tǒng)時(shí)鐘，對(duì)視頻和控制信號(hào)的處理更加穩(wěn)定；各個(gè)所述視 頻輸出端分別具有各自的基準(zhǔn)視頻時(shí)鐘，各個(gè)所述視頻輸出端對(duì)不同視頻標(biāo)準(zhǔn)的支持更加 靈活、更加完善。優(yōu)選地，所述視頻信號(hào)合成或分割處理裝置中，所述儲(chǔ)存單元可為SRAM、DRAM、 SDRAM或SGRAM類型的儲(chǔ)存器件，所述儲(chǔ)存單元可以由一個(gè)儲(chǔ)存器件組成，也可以由多個(gè)同 類型或者不同類型的儲(chǔ)存器件的組成。
圖1是現(xiàn)有技術(shù)視頻信號(hào)合成控制器的結(jié)構(gòu)示意圖；圖2是本實(shí)用新型視頻信號(hào)合成或分割處理裝置的結(jié)構(gòu)示意圖；圖3是本實(shí)用新型視頻信號(hào)合成或分割處理裝置工作在視頻合成模式下視頻信 號(hào)在儲(chǔ)存單元中的存取順序示意圖；圖4是本實(shí)用新型視頻信號(hào)合成或分割處理裝置工作在視頻分割模式下視頻信 號(hào)在儲(chǔ)存單元中的存取順序示意圖。其中，20視頻信號(hào)合成或分割處理裝置[0031]201視頻輸入端；[0032]202視頻輸入控制器；[0033]203輸入緩存單元；[0034]216切換電路；[0035]204儲(chǔ)存控制器；[0036]205輸出緩存單元；[0037]206視頻輸出控制器；[0038]207視頻輸出端；[0039]208輸入緩存判斷電路；[0040]209輸出緩存判斷電路；[0041]210讀寫仲裁電路；[0042]211地址產(chǎn)生電路；[0043]212模式控制電路；[0044]213儲(chǔ)存單元；[0045]214鎖相回路；[0046]215晶體振蕩器；[0047]220輸入緩存電路；[0048]230輸出緩存電路。
具體實(shí)施方式
請(qǐng)參閱圖2，圖2是本實(shí)用新型視頻信號(hào)合成或分割處理裝置的結(jié)構(gòu)示意圖。所述 視頻信號(hào)合成或分割處理裝置20包括用于儲(chǔ)存視頻數(shù)據(jù)的儲(chǔ)存單元213、儲(chǔ)存控制器204、 輸入緩存電路220、輸出緩存電路230和讀寫仲裁電路210。所述儲(chǔ)存控制器204通過儲(chǔ)存 單元總線與所述儲(chǔ)存單元213連接。所述輸入緩存電路220連接在若干個(gè)視頻輸入端201 和所述儲(chǔ)存控制器204之間，所述輸出緩存電路230連接在所述儲(chǔ)存控制器204和若干個(gè) 視頻輸出端207之間，所述讀寫仲裁電路210分別連接所述輸入緩存電路220、所述輸出緩 存電路230和所述儲(chǔ)存控制器204。所述輸入緩存電路220用于緩存各個(gè)所述視頻輸入端201輸入的視頻數(shù)據(jù)，在其 自身可用的緩存空間小于第一預(yù)定值時(shí)，發(fā)出緩存輸出請(qǐng)求。其中，所述第一預(yù)定值為整 個(gè)所述輸入緩存電路220的可用儲(chǔ)存空間剩余較少時(shí)的告警值，可根據(jù)使用的需要和實(shí)際 情況具體設(shè)定。例如，所述輸入緩存電路220的儲(chǔ)存空間為10K，則所述第一預(yù)定值可設(shè)置 為6K，在所述輸入緩存電路220的可用儲(chǔ)存空間小于6K時(shí)，如果繼續(xù)往所述輸入緩存電路 220中存入視頻數(shù)據(jù)，則有可能導(dǎo)致所述輸入緩存電路220中的數(shù)據(jù)過量溢出，因此所述輸 入緩存電路220發(fā)出緩存輸出請(qǐng)求。所述輸出緩存電路230用于緩存從所述儲(chǔ)存單元213中讀取的視頻數(shù)據(jù)，將所述 視頻數(shù)據(jù)傳送至所述若干個(gè)視頻輸出端207輸出，并在其自身可用的緩存空間大于第二預(yù) 定值時(shí)，發(fā)出緩存輸入請(qǐng)求。其中，所述第二預(yù)定值為整個(gè)所述輸出緩存電路230中儲(chǔ)存的 視頻數(shù)據(jù)較少，可用儲(chǔ)存空間剩余較多時(shí)的告警值，同樣可根據(jù)使用的需要和實(shí)際情況具 體設(shè)定。例如，所述輸出緩存電路230的儲(chǔ)存空間為10K，則所述第二預(yù)定值可設(shè)置為4K， 在所述輸出緩存電路230的可用儲(chǔ)存空間大于4K時(shí)，表示所述輸出緩存電路230中儲(chǔ)存的 視頻數(shù)據(jù)量小于6K，應(yīng)該再次補(bǔ)充新的視頻數(shù)據(jù)以維持不間斷的視頻數(shù)據(jù)輸出，因此所述 輸出緩存電路230發(fā)出緩存輸入請(qǐng)求。所述儲(chǔ)存控制器204通過儲(chǔ)存單元總線(未標(biāo)示)與所述儲(chǔ)存單元213連接，用 于控制所述儲(chǔ)存單元213的數(shù)據(jù)寫入和讀取，并在沒有數(shù)據(jù)的寫入和讀取操作發(fā)生，即所 述儲(chǔ)存單元總線處于空閑狀態(tài)時(shí)，向所述讀寫仲裁電路210發(fā)出總線空閑狀態(tài)信號(hào)。所述讀寫仲裁電路210用于在同時(shí)接收所述緩存輸出請(qǐng)求和所述總線空閑狀態(tài) 信號(hào)時(shí)，對(duì)所述儲(chǔ)存控制器204發(fā)送數(shù)據(jù)寫入指令，或者在同時(shí)接收所述緩存輸入請(qǐng)求和 所述總線空閑狀態(tài)信號(hào)時(shí)，對(duì)所述儲(chǔ)存控制器204發(fā)送數(shù)據(jù)讀取指令。所述儲(chǔ)存控制器204在接收數(shù)據(jù)寫入指令時(shí)，通過所述儲(chǔ)存單元總線將所述輸入 緩存電路220中的視頻數(shù)據(jù)寫入到所述儲(chǔ)存單元213，在接收所述數(shù)據(jù)讀取指令時(shí)，將所述 儲(chǔ)存單元213中的視頻數(shù)據(jù)讀取到所述輸出緩存電路230。所述視頻信號(hào)合成或分割處理裝置20還包括地址產(chǎn)生電路211，所述地址產(chǎn)生 電路211用于在各個(gè)所述視頻輸入控制器202輸出的視頻同步信號(hào)的同步控制下，生成所 述視頻數(shù)據(jù)在所述儲(chǔ)存單元213中的寫入地址；同時(shí)在各個(gè)所述視頻輸出控制器206輸出 的視頻同步信號(hào)的同步控制下，生成對(duì)應(yīng)輸出的視頻數(shù)據(jù)在所述儲(chǔ)存單元213中的讀取地 址。所述儲(chǔ)存控制器204分別根據(jù)所述寫入地址和所述讀取地址在所述儲(chǔ)存單元213中寫 入或者讀取相應(yīng)的視頻數(shù)據(jù)。作為所述視頻信號(hào)合成或分割處理裝置20的一種優(yōu)選實(shí)施方式，所述讀寫仲裁電路210進(jìn)一步包括第一優(yōu)先級(jí)電路(圖未示)，所述第一優(yōu)先級(jí)電路在同時(shí)接收所述緩存 輸出請(qǐng)求、所述緩存輸入請(qǐng)求和所述總線空閑狀態(tài)信號(hào)時(shí)，根據(jù)預(yù)先設(shè)定的讀寫優(yōu)先級(jí)，選 擇向所述儲(chǔ)存控制器204發(fā)送所述數(shù)據(jù)寫入指令和所述數(shù)據(jù)讀取指令兩者其中之一。通過所述第一優(yōu)先級(jí)電路，用戶可以自行設(shè)定在同時(shí)需要寫入數(shù)據(jù)和讀取數(shù)據(jù)導(dǎo) 致占用儲(chǔ)存單元總線沖突時(shí)，優(yōu)先進(jìn)行寫入還是讀取的操作。如果設(shè)定所述緩存輸出請(qǐng)求 的優(yōu)先級(jí)高于所述緩存輸入請(qǐng)求，則在遇到?jīng)_突的情況時(shí)，所述第一優(yōu)先級(jí)電路將會(huì)優(yōu)先 處理所述緩存輸出請(qǐng)求，在同時(shí)接收所述總線空閑狀態(tài)信號(hào)時(shí)，所述讀寫仲裁電路210將 會(huì)優(yōu)先發(fā)送所述數(shù)據(jù)寫入指令至所述儲(chǔ)存控制器204。通過所述優(yōu)先級(jí)電路，避免同時(shí)寫入數(shù)據(jù)和讀取數(shù)據(jù)時(shí)導(dǎo)致的占用儲(chǔ)存單元總線 沖突，使所述視頻信號(hào)合成或分割處理裝置20對(duì)視頻數(shù)據(jù)的處理更加安全，可靠。所述輸入緩存電路220包括輸入緩存單元203、切換電路216、視頻輸入控制器 202，以及輸入緩存判斷電路208。所述輸入緩存單元203連接所述切換電路216，所述切換 電路216連接所述儲(chǔ)存控制器204，所述視頻輸入控制器202連接在所述若干個(gè)視頻輸入 端201和所述輸入緩存單元203之間，所述輸入緩存判斷電路208連接在所述輸入緩存單 元203和所述讀寫仲裁電路210之間。所述輸入緩存單元203由與所述視頻輸入端201 —一對(duì)應(yīng)的若干個(gè)第一緩存區(qū)組 成。所述視頻輸入控制器202用于將所述若干個(gè)視頻輸入端201輸入的視頻數(shù)據(jù)一一對(duì)應(yīng) 地傳輸至各個(gè)所述第一緩存區(qū)。所述輸入緩存判斷電路208在判斷每一所述第一緩存區(qū)的 可用儲(chǔ)存空間小于第三預(yù)設(shè)值時(shí)，向所述讀寫仲裁電路210發(fā)送對(duì)應(yīng)所述第一緩存區(qū)的緩 存輸出請(qǐng)求。所述切換電路216用于選通對(duì)應(yīng)的第一緩存區(qū)輸出；所述儲(chǔ)存控制器204根 據(jù)所述數(shù)據(jù)寫入指令，從所述切換電路216選通的所述第一緩存區(qū)中將視頻數(shù)據(jù)讀取到所 述儲(chǔ)存單元213中。 其中，所述輸入緩存單元203中的所述第一緩存區(qū)可以設(shè)置成大小相同，也可以 根據(jù)需要分別設(shè)置其大小。所述視頻輸入控制器202同時(shí)從輸入的所述視頻數(shù)據(jù)中提取各個(gè)所述視頻輸入 端201輸入視頻數(shù)據(jù)時(shí)的同步信號(hào)，發(fā)送至所述地址產(chǎn)生電路211。所述地址產(chǎn)生電路211 接收所述各個(gè)所述視頻輸入端201輸入視頻數(shù)據(jù)的同步信號(hào)，在所述輸入視頻數(shù)據(jù)的同步 信號(hào)的同步控制下，產(chǎn)生所述第一緩存區(qū)的視頻數(shù)據(jù)寫入所述儲(chǔ)存單元213的地址，所述 儲(chǔ)存控制器204根據(jù)所述地址產(chǎn)生電路211產(chǎn)生的地址將輸入的視頻數(shù)據(jù)寫入所述儲(chǔ)存單 元 213。所述輸入緩存判斷電路208中，所述第三預(yù)設(shè)值為每一所述第一緩存區(qū)的可用儲(chǔ) 存空間剩余較少時(shí)的告警值，具體可根據(jù)使用的需要和實(shí)際情況設(shè)定。例如，整個(gè)所述輸 入緩存單元203的儲(chǔ)存空間為10K，如果有十個(gè)所述視頻輸入端201，則整個(gè)所述輸入緩存 單元203對(duì)應(yīng)劃分成十個(gè)所述第一緩存區(qū)，每一所述第一緩存區(qū)的儲(chǔ)存空間為1K。則所述 第三預(yù)定值可設(shè)置為0. 6K，在任何一個(gè)所述第一緩存區(qū)的可用儲(chǔ)存空間小于0. 6K時(shí)，所述 輸入緩存判斷電路208向所述讀寫仲裁電路210發(fā)送與所述第一緩存區(qū)對(duì)應(yīng)的緩存輸出請(qǐng) 求。優(yōu)選地，所述輸人緩存判斷電路208包括第二優(yōu)先級(jí)電路，所述第二優(yōu)先級(jí)電路 在多個(gè)所述第一緩存區(qū)的可用儲(chǔ)存空間同時(shí)小于所述第三預(yù)設(shè)值時(shí)，根據(jù)預(yù)先設(shè)置的優(yōu)先級(jí)，向所述讀寫仲裁電路210發(fā)送優(yōu)先級(jí)最高的所述第一緩存區(qū)的緩存輸出請(qǐng)求。所述讀寫仲裁電路210接收與其中一個(gè)所述第一緩存區(qū)對(duì)應(yīng)的緩存輸出請(qǐng)求，判 斷所述儲(chǔ)存控制器204發(fā)送的總線空閑狀態(tài)信號(hào)是否有效，有效則向所述儲(chǔ)存控制器204 發(fā)送所述數(shù)據(jù)寫入指令，同時(shí)將切換電路216切換至與該所述第一緩存區(qū)對(duì)應(yīng)的緩存輸出 通道，無效則等待其有效。所述儲(chǔ)存控制器204接收所述數(shù)據(jù)寫入指令后，根據(jù)所述寫入地址將所述第一緩 存區(qū)中儲(chǔ)存的視頻數(shù)據(jù)從所述輸入緩存單元203中讀出，并寫入到所述儲(chǔ)存單元213中。所述輸出緩存電路230包括輸出緩存單元205、視頻輸出控制器206，以及輸出 緩存判斷電路209。所述輸出緩存單元205連接所述儲(chǔ)存控制器204，所述視頻輸出控制器 206連接在所述若干個(gè)視頻輸出端207和所述輸出緩存單元205之間，所述輸出緩存判斷電 路209連接在所述輸出緩存單元205和所述讀寫仲裁電路210之間。所述輸出緩存單元205由與所述視頻輸出端207 —一對(duì)應(yīng)的若干個(gè)第二緩存區(qū)組 成。所述視頻輸出控制器206用于將所述若干個(gè)第二緩存區(qū)中儲(chǔ)存的視頻數(shù)據(jù)一一對(duì)應(yīng)地 傳輸至各個(gè)所述視頻輸出端207輸出。所述輸出緩存判斷電路209在判斷每一所述第二緩 存區(qū)的可用儲(chǔ)存空間大于第四預(yù)設(shè)值時(shí)，向所述讀寫仲裁電路210發(fā)送對(duì)應(yīng)所述第二緩存 區(qū)的緩存輸入請(qǐng)求。其中，所述輸出緩存單元205中的所述第二緩存區(qū)可以設(shè)置成大小相同，也可以 根據(jù)需要分別設(shè)置其大小。所述輸出緩存判斷電路209中，所述第四預(yù)設(shè)值為每一所述第二緩存區(qū)的可用儲(chǔ) 存空間剩余較多，儲(chǔ)存的視頻數(shù)據(jù)量較少時(shí)的告警值，具體可根據(jù)使用的需要和實(shí)際情況 設(shè)定。例如，整個(gè)所述輸出緩存單元205的儲(chǔ)存空間為10K，如果有十個(gè)所述視頻輸出端 207，則整個(gè)所述輸出緩存單元205對(duì)應(yīng)劃分成十個(gè)所述第二緩存區(qū)，每一所述第二緩存區(qū) 的儲(chǔ)存空間為1K。則所述第四預(yù)定值可設(shè)置為0. 4K，在任何一個(gè)所述第二緩存區(qū)的可用儲(chǔ) 存空間大于0. 4K時(shí)，所述輸出緩存判斷電路209向所述讀寫仲裁電路210發(fā)送對(duì)所述第二 緩存區(qū)的緩存輸入請(qǐng)求。優(yōu)選地，所述輸出緩存判斷電路209中設(shè)置第三優(yōu)先級(jí)電路，所述第三優(yōu)先級(jí)電 路在多個(gè)所述第二緩存區(qū)的可用儲(chǔ)存空間同時(shí)大于所述第四預(yù)設(shè)值時(shí)，根據(jù)預(yù)先設(shè)置的優(yōu) 先級(jí)，向所述讀寫仲裁電路210發(fā)送優(yōu)先級(jí)最高的所述第二緩存區(qū)的緩存輸入請(qǐng)求。進(jìn)一步地，所述視頻信號(hào)合成或分割處理裝置20還包括晶體振蕩器215 ；以及與 所述晶體振蕩器215相連的鎖相回路214，所述鎖相回路214用于根據(jù)所述晶體振蕩器215 的震蕩頻率，生成基準(zhǔn)視頻時(shí)鐘信號(hào)和系統(tǒng)時(shí)鐘。其中，所述鎖相回路214生成的基準(zhǔn)視頻 時(shí)鐘包括各個(gè)視頻輸出控制器的視頻時(shí)鐘。所述基準(zhǔn)視頻時(shí)鐘信號(hào)發(fā)送至所述視頻輸出控制器206，所述系統(tǒng)時(shí)鐘分別發(fā)送 至所述輸入緩存電路220、所述儲(chǔ)存控制器204、輸出緩存電路230、所述讀寫仲裁電路210 和所述地址產(chǎn)生電路211。所述系統(tǒng)時(shí)鐘在所述儲(chǔ)存控制器204中做必要的處理后發(fā)送至 儲(chǔ)存單元213。所述視頻輸出控制器206以所述視頻時(shí)鐘作為基準(zhǔn)時(shí)鐘產(chǎn)生讀取所述輸出緩存 單元205中的視頻數(shù)據(jù)的時(shí)鐘信號(hào)RD_CLK1 b和讀有效信號(hào)RD_ENA1 b，并分別發(fā)送至 所述輸出緩存單元205，將各個(gè)所述第二緩存區(qū)中的視頻數(shù)據(jù)分別傳輸至對(duì)應(yīng)的所述視頻輸出端207輸出。同時(shí)，所述視頻輸出控制器206根據(jù)所述視頻時(shí)鐘產(chǎn)生各個(gè)所述視頻輸 出端207輸出視頻數(shù)據(jù)的同步信號(hào)，并將所述輸出視頻數(shù)據(jù)的同步信號(hào)發(fā)送至所述地址產(chǎn) 生電路211和對(duì)應(yīng)的所述視頻輸出端207輸出。所述地址產(chǎn)生電路211接收各個(gè)所述視頻輸出端207輸出視頻數(shù)據(jù)的同步信號(hào)， 在各個(gè)所述視頻輸出控制器206輸出的視頻同步信號(hào)的同步控制下，產(chǎn)生對(duì)應(yīng)的所述視頻 數(shù)據(jù)在所述儲(chǔ)存單元213中的讀取地址。所述儲(chǔ)存控制器204根據(jù)所述讀取地址從所述儲(chǔ) 存單元213中讀取視頻數(shù)據(jù)。所述讀寫仲裁電路210接收所述緩存輸入請(qǐng)求后，判斷所述儲(chǔ)存控制器204發(fā)送 的總線空閑狀態(tài)信號(hào)是否同時(shí)有效，有效則向所述儲(chǔ)存控制器204發(fā)送所述數(shù)據(jù)讀取指 令，無效則等待其有效。所述儲(chǔ)存控制器204接收所述數(shù)據(jù)讀取指令后，根據(jù)所述讀取地址將所述儲(chǔ)存單 元213中的視頻數(shù)據(jù)讀取，并寫入到所述輸出緩存單元205中對(duì)應(yīng)的所述第二緩存區(qū)中。再由所述視頻輸出控制器206根據(jù)所述視頻數(shù)據(jù)的時(shí)鐘信號(hào)RD_CLK1 b和讀有 效信號(hào)RD_ENA1 b，將儲(chǔ)存在各個(gè)所述第二緩存區(qū)中的視頻數(shù)據(jù)，發(fā)送至對(duì)應(yīng)的所述視頻 輸出端207中輸出。與現(xiàn)有技術(shù)相比較，本實(shí)用新型的所述視頻信號(hào)合成或分割處理裝置中，所述儲(chǔ) 存控制器在所述儲(chǔ)存單元總線空閑時(shí)發(fā)出所述總線空閑狀態(tài)信號(hào)；所述輸入緩存電路和所 述輸出緩存電路分別緩存輸入和輸出的視頻數(shù)據(jù)；所述讀寫仲裁電路根據(jù)所述總線空閑狀 態(tài)信號(hào)協(xié)調(diào)所述輸入緩存電路和所述輸出緩存電路中視頻數(shù)據(jù)的輸出和輸入，使視頻數(shù)據(jù) 的輸出和輸入共用相同的儲(chǔ)存單元總線，則所述視頻信號(hào)合成或分割處理裝置中只需設(shè)置 一個(gè)儲(chǔ)存單元儲(chǔ)存視頻數(shù)據(jù)，減少儲(chǔ)存器和儲(chǔ)存單元總線的數(shù)量，使所述視頻信號(hào)合成或 分割處理裝置的引腳數(shù)量減少，電路布線面積減小，降低電路布線難度，降低裝置成本。并 且，所述儲(chǔ)存單元也不必采用數(shù)據(jù)的讀取和寫入分別占用不同總線的雙向儲(chǔ)存器，降低裝 置的成本，并且提高視頻數(shù)據(jù)讀寫速度。進(jìn)一步地，所述視頻信號(hào)合成或分割處理裝置20進(jìn)一步包括模式控制電路212， 所述模式控制電路212用于根據(jù)用戶指令，控制所述視頻信號(hào)合成分割控制裝置切換至視 頻合成模式或者切換至視頻分割模式。當(dāng)所述模式控制電路212控制切換至視頻合成模式時(shí)，所述視頻輸入控制器202 選通多個(gè)所述視頻輸入端201，所述視頻輸出控制器206選通至少一個(gè)所述視頻輸出端 207。所述視頻輸入控制器202將多個(gè)所述視頻輸入端201輸入的視頻信號(hào)分別儲(chǔ)存在所 述輸入緩存單元203中對(duì)應(yīng)的所述第一緩存區(qū)中，并提取各個(gè)所述視頻輸入端201輸入視 頻的同步信號(hào)，將所述輸入視頻的同步信號(hào)發(fā)送至所述地址產(chǎn)生電路211。在視頻合成模式下，假設(shè)需要將η個(gè)所述視頻輸入端201輸入的各個(gè)子畫面的視 頻數(shù)據(jù)最終合成為一個(gè)完整畫面，所述完整畫面由各個(gè)所述子畫面以kXm矩陣的方式組 成，其中kXm = η。則，對(duì)應(yīng)所述η個(gè)所述視頻輸入端201，將所述儲(chǔ)存單元213劃分成與 各個(gè)所述視頻輸入端201 —一對(duì)應(yīng)的η個(gè)儲(chǔ)存區(qū)。則，所述地址產(chǎn)生電路211對(duì)每一所述子畫面的視頻數(shù)據(jù)編輯生成寫入地址時(shí)， 使每一所述子畫面的視頻數(shù)據(jù)分別儲(chǔ)存在一個(gè)所述儲(chǔ)存區(qū)中。其中，第1至第m個(gè)所述儲(chǔ) 存區(qū)依次儲(chǔ)存所述完整畫面的第1至第χ行的視頻數(shù)據(jù)，第m+1至第2m個(gè)所述儲(chǔ)存區(qū)依次儲(chǔ)存所述完整畫面的第x+1至第2x行的視頻數(shù)據(jù)......在視頻合成模式下，將與各個(gè)所述視頻輸入端201 —一對(duì)應(yīng)的η個(gè)儲(chǔ)存區(qū)組合成 為一個(gè)完整畫面的儲(chǔ)存區(qū)，因此所述儲(chǔ)存控制器204根據(jù)所述地址產(chǎn)生電路211產(chǎn)生所述 讀取地址讀取視頻數(shù)據(jù)的順序?yàn)橄葟牡?個(gè)所述儲(chǔ)存區(qū)儲(chǔ)存的所述完整畫面的第1行第 1個(gè)像素的視頻數(shù)據(jù)開始讀取，到第m個(gè)所述儲(chǔ)存區(qū)儲(chǔ)存的所述完整畫面的第1行最后一個(gè) 像素的視頻數(shù)據(jù)為止；然后從第1個(gè)所述儲(chǔ)存區(qū)儲(chǔ)存的所述完整畫面的第2行第1個(gè)像素 的視頻數(shù)據(jù)開始讀取，到第m個(gè)所述儲(chǔ)存區(qū)儲(chǔ)存的所述完整畫面的第2行最后一個(gè)像素的
視頻數(shù)據(jù)為止；......直到第kXm個(gè)所述儲(chǔ)存區(qū)儲(chǔ)存的所述完整畫面的最一行最后一個(gè)
像素的視頻數(shù)據(jù)為止。如圖3所示。當(dāng)所述模式控制電路212控制切換至視頻分割模式時(shí)，所述視頻輸入控制器202 選通至少一個(gè)所述視頻輸入端201，所述視頻輸出控制器206則同時(shí)選通多個(gè)所述視頻輸 出端207。在視頻分割模式下，假設(shè)需要將一個(gè)所述視頻輸入端201輸入的完整畫面的視頻 數(shù)據(jù)最終分割為η個(gè)子畫面，各個(gè)所述子畫面由所述完整畫面以kXm矩陣的方式分割而 成，其中kXm = η。則，對(duì)于被選通的某個(gè)所述視頻輸入端201，在所述儲(chǔ)存單元213中劃 分一個(gè)與之對(duì)應(yīng)的視頻數(shù)據(jù)儲(chǔ)存區(qū)。則，所述地址產(chǎn)生電路211對(duì)被選通的某個(gè)所述視頻輸入端201輸入的視頻數(shù)據(jù) 生成寫入地址時(shí)，使該視頻輸入端201的一幀完整畫面數(shù)據(jù)儲(chǔ)存在一個(gè)所述儲(chǔ)存區(qū)中。在視頻分割模式下，將所述視頻輸入端201輸入的完整畫面的視頻數(shù)據(jù)儲(chǔ)存區(qū)劃 分成與各個(gè)所述視頻輸出端207 —一對(duì)應(yīng)的η個(gè)儲(chǔ)存區(qū)。則，所述儲(chǔ)存控制器204根據(jù)所述 地址產(chǎn)生電路211產(chǎn)生所述讀取地址從所述儲(chǔ)存單元213中讀取某個(gè)所述視頻輸出端207 的一幀視頻數(shù)據(jù)時(shí)的順序?yàn)閺哪骋凰鲆曨l輸出端207對(duì)應(yīng)的所述子畫面儲(chǔ)存區(qū)的第1 行第1個(gè)像素的視頻數(shù)據(jù)開始讀取，到所述子畫面儲(chǔ)存區(qū)的第1行最后一個(gè)像素的視頻數(shù) 據(jù)為止；然后從所述子畫面儲(chǔ)存區(qū)的第2行第1個(gè)像素的視頻數(shù)據(jù)開始讀取，到所述子畫面
儲(chǔ)存區(qū)的第2行最后一個(gè)像素的視頻數(shù)據(jù)為止；......直到所述子畫面儲(chǔ)存區(qū)最后一行第
1個(gè)像素的視頻數(shù)據(jù)開始讀取，到所述子畫面儲(chǔ)存區(qū)的最后一行最后一個(gè)像素的視頻數(shù)據(jù) 結(jié)束，一個(gè)所述視頻輸出端207的一幀視頻數(shù)據(jù)讀取完畢，其他所述視頻輸出端207的一幀 視頻數(shù)據(jù)的讀取方法和以上講述相類似，這里不再累述。如圖4所示。通過所述地址產(chǎn)生電路211對(duì)所述寫入地址和所述讀取地址的編碼，使所述視頻 數(shù)據(jù)在所述儲(chǔ)存單元213中以特定的順序儲(chǔ)存和讀取，從而可較簡(jiǎn)單地實(shí)現(xiàn)視頻合成或者 視頻數(shù)據(jù)分割的效果。作為一種優(yōu)選實(shí)施方式，本實(shí)用新型的視頻信號(hào)合成分割控制裝置20中的所述 輸入緩存電路220、所述輸出緩存電路230、所述儲(chǔ)存控制器204、所述讀寫仲裁電路210、所 述地址產(chǎn)生電路211和所述模式控制電路212都基于FPGA邏輯電路實(shí)現(xiàn)，即，既可使用一 個(gè)FPGA器件實(shí)現(xiàn)上述多個(gè)電路的功能，也可用多個(gè)FPGA器件分別實(shí)現(xiàn)上述多個(gè)電路的功 能。所述輸入緩存單元203和所述輸出緩存單元205優(yōu)選的使用FPGA器件內(nèi)的Block RAM 來實(shí)現(xiàn)緩存空間，無需使用專門的SRAM硬件儲(chǔ)存器，亦可避免因利用邏輯電路實(shí)現(xiàn)緩存單 元而占用大量FPGA器件的邏輯資源，可以大大節(jié)省裝置成本。所述鎖相回路214既可使用 集成在FPGA器件中的鎖相回路實(shí)現(xiàn)，也可以使用現(xiàn)有技術(shù)中的器件實(shí)現(xiàn)。
13[0091]所述儲(chǔ)存單元213采用的儲(chǔ)存器件可為SRAM、DRAM、SDRAM或者SGRAM類型的儲(chǔ)存 器件。所述儲(chǔ)存單元213可以是單獨(dú)一個(gè)儲(chǔ)存器件，也可以是多個(gè)同種類或不同種類的儲(chǔ) 存器件組合而成。本實(shí)用新型的視頻信號(hào)合成分割控制裝置20中，如果所述地址產(chǎn)生電路211對(duì)所 述儲(chǔ)存單元213中的某個(gè)所述儲(chǔ)存區(qū)產(chǎn)生的寫入地址比讀取地址快，則所述儲(chǔ)存單元213 中，各個(gè)所述儲(chǔ)存區(qū)的寫入速度大于讀取的速度，當(dāng)寫入數(shù)據(jù)的位置超越讀取數(shù)據(jù)的位置 時(shí)，讀取的數(shù)據(jù)將會(huì)是新寫入的下一幀的視頻數(shù)據(jù)，而不是當(dāng)前幀的視頻數(shù)據(jù)，因此輸出的 視頻數(shù)據(jù)中將混雜當(dāng)前幀和下一幀的內(nèi)容，導(dǎo)致顯示畫面出錯(cuò)。為此，在本實(shí)用新型的視頻信號(hào)合成分割控制裝置20中，所述地址產(chǎn)生電路211 中可設(shè)置預(yù)設(shè)電路、讀取地址產(chǎn)生電路和寫入地址產(chǎn)生電路(圖未示)。所述預(yù)設(shè)電路將一個(gè)所述儲(chǔ)存區(qū)的地址分為多個(gè)地址段落，所述儲(chǔ)存區(qū)儲(chǔ)存的一 幀畫面的視頻數(shù)據(jù)的地址對(duì)應(yīng)從每一地址段落中選取。每一所述地址段落都包括一個(gè)起始 地址和一個(gè)結(jié)束地址，并且所述多個(gè)地址段落之間具有預(yù)設(shè)的讀寫順序。假設(shè)所述地址產(chǎn)生電路211中將一個(gè)所述儲(chǔ)存區(qū)的所有地址劃分為A、B、C三個(gè)地 址段落，則讀寫順序可設(shè)置為從A到B再到C，然后重新從A開始，不斷循環(huán)。當(dāng)所述各個(gè)視頻數(shù)據(jù)輸入端201的同步信號(hào)有效時(shí)，所述寫入地址產(chǎn)生電路調(diào)用 當(dāng)前產(chǎn)生所述讀取地址的地址段落之前的一個(gè)地址段落，從對(duì)應(yīng)的所述起始地址開始連續(xù) 輸出所述地址段落中的地址作為寫入地址。當(dāng)一幀畫面的視頻數(shù)據(jù)儲(chǔ)存結(jié)束后，依照讀寫 順序開始輸出下一個(gè)所述地址段落中的地址作為下一幀畫面的視頻數(shù)據(jù)的寫入地址。當(dāng)所述各個(gè)視頻數(shù)據(jù)輸出端207的同步信號(hào)有效時(shí)，所述讀取地址產(chǎn)生電路調(diào)用 當(dāng)前產(chǎn)生所述寫入地址的地址段落之前的一個(gè)地址段落，從對(duì)應(yīng)的所述起始地址開始連續(xù) 輸出所述地址段落中的地址作為讀取地址。當(dāng)一幀畫面的視頻數(shù)據(jù)讀取結(jié)束后，依照讀寫 順序開始輸出下一個(gè)所述地址段落中的地址作為下一幀畫面的視頻數(shù)據(jù)的讀取地址。當(dāng)所述讀取地址產(chǎn)生電路完成一幀畫面的讀取地址的輸出后，下一地址段落仍然 被所述寫入地址產(chǎn)生電路調(diào)用，則所述讀取地址產(chǎn)生電路重復(fù)輸出當(dāng)前調(diào)用的地址段落中 的地址作為讀取地址。此時(shí)，所述多個(gè)視頻數(shù)據(jù)輸出端207將重復(fù)輸出兩幀相同的畫面，而 不會(huì)輸出下一幀的畫面。當(dāng)所述寫入地址產(chǎn)生電路完成一幀畫面的寫入地址的輸出后，下一地址段落仍然 被所述讀取地址產(chǎn)生電路調(diào)用，則所述寫入地址產(chǎn)生電路重復(fù)輸出當(dāng)前調(diào)用的地址段落中 的地址作為寫入地址。此時(shí)，所述多個(gè)視頻數(shù)據(jù)輸入端201寫入的視頻數(shù)據(jù)將覆蓋前一幀 畫面的視頻數(shù)據(jù)。通過設(shè)置所述預(yù)設(shè)電路，所述讀取地址產(chǎn)生電路和所述寫入地址產(chǎn)生電路，可以 將視頻數(shù)據(jù)的讀取地址和寫入地址分開在不同的地址段落中選取，避免所述讀取地址和所 述寫入地址沖突，防止輸出的一幀畫面的數(shù)據(jù)中同時(shí)包含兩幀輸入畫面的數(shù)據(jù)，防止輸出 視頻出現(xiàn)過渡線的問題。本實(shí)用新型的視頻信號(hào)合成分割控制裝置20可設(shè)計(jì)為單獨(dú)的視頻信號(hào)合成裝置 或者單獨(dú)的視頻信號(hào)分割裝置，當(dāng)設(shè)計(jì)為單獨(dú)的視頻信號(hào)合成裝置或者單獨(dú)的視頻信號(hào)分 割裝置時(shí)，所述模式控制電路212可以省略。設(shè)計(jì)成視頻信號(hào)合成裝置時(shí)，可以設(shè)置多個(gè)所 述視頻輸入端201，并可設(shè)置一個(gè)所述視頻輸出端207或者幾個(gè)視頻輸出端207的組合，以
14便將多路視頻信號(hào)輸入合成為一路或多路視頻信號(hào)輸出。設(shè)計(jì)成視頻信號(hào)分割裝置時(shí)，可 以設(shè)置一個(gè)所述視頻輸入端201或者幾個(gè)所述視頻輸入端201的組合，并設(shè)置多個(gè)視頻輸 出端207，以便將一路或多路視頻信號(hào)輸入分割為多路視頻信號(hào)輸出。 以上所述的本實(shí)用新型實(shí)施方式，并不構(gòu)成對(duì)本實(shí)用新型保護(hù)范圍的限定。任何 在本實(shí)用新型的精神和原則之內(nèi)所作的修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型 的權(quán)利要求保護(hù)范圍之內(nèi)。
權(quán)利要求一種視頻信號(hào)合成或分割處理裝置，包括用于儲(chǔ)存視頻數(shù)據(jù)的儲(chǔ)存單元，其特征在于，進(jìn)一步包括儲(chǔ)存控制器、輸入緩存電路、輸出緩存電路以及讀寫仲裁電路，所述儲(chǔ)存控制器通過儲(chǔ)存單元總線與所述儲(chǔ)存單元連接，所述輸入緩存電路連接在若干個(gè)視頻輸入端和所述儲(chǔ)存控制器之間，所述輸出緩存電路連接在所述儲(chǔ)存控制器和若干個(gè)視頻輸出端之間，所述讀寫仲裁電路分別連接所述輸入緩存電路、所述輸出緩存電路和所述儲(chǔ)存控制器；所述輸入緩存電路用于緩存所述視頻輸入端輸入的視頻數(shù)據(jù)，并在自身可用的緩存空間小于第一預(yù)定值時(shí)，發(fā)出緩存輸出請(qǐng)求至所述讀寫仲裁電路；所述輸出緩存電路用于緩存從所述儲(chǔ)存單元中讀取的視頻數(shù)據(jù)，并在自身可用的緩存空間大于第二預(yù)定值時(shí)，發(fā)出緩存輸入請(qǐng)求至所述讀寫仲裁電路；所述儲(chǔ)存控制器用于控制所述儲(chǔ)存單元的數(shù)據(jù)寫入和讀取，并在所述儲(chǔ)存單元總線空閑時(shí)發(fā)出總線空閑狀態(tài)信號(hào)至所述讀寫仲裁電路；所述讀寫仲裁電路用于在同時(shí)接收到所述緩存輸出請(qǐng)求和所述總線空閑狀態(tài)信號(hào)時(shí)，對(duì)所述儲(chǔ)存控制器發(fā)送數(shù)據(jù)寫入指令，或者在同時(shí)接收到所述緩存輸入請(qǐng)求和所述總線空閑狀態(tài)信號(hào)時(shí)，對(duì)所述儲(chǔ)存控制器發(fā)送數(shù)據(jù)讀取指令；所述儲(chǔ)存控制器根據(jù)所述數(shù)據(jù)寫入指令將所述輸入緩存電路中的視頻數(shù)據(jù)寫入到所述儲(chǔ)存單元，根據(jù)所述數(shù)據(jù)讀取指令將所述儲(chǔ)存單元中的視頻數(shù)據(jù)讀取到所述輸出緩存電路。
2.如權(quán)利要求1所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所述輸入緩存電 路包括視頻輸入控制器、輸入緩存單元、切換電路以及輸入緩存判斷電路，所述視頻輸入控制 器連接若干個(gè)所述視頻輸入端和所述輸入緩存單元，所述輸入緩存單元通過所述切換電路 連接所述儲(chǔ)存控制器，所述輸入緩存判斷電路連接在所述輸入緩存單元和所述讀寫仲裁電 路之間；所述輸入緩存單元由與所述視頻輸入端一一對(duì)應(yīng)的若干個(gè)第一緩存區(qū)組成； 所述視頻輸入控制器用于將所述若干個(gè)視頻輸入端輸入的視頻數(shù)據(jù)一一對(duì)應(yīng)地傳輸 至各個(gè)所述第一緩存區(qū)；所述輸入緩存判斷電路用于在每一所述第一緩存區(qū)的可用儲(chǔ)存空間小于第三預(yù)設(shè)值 時(shí)，向所述讀寫仲裁電路發(fā)送對(duì)應(yīng)所述第一緩存區(qū)的緩存輸出請(qǐng)求； 所述切換電路用于選通對(duì)應(yīng)的第一緩存區(qū)；所述儲(chǔ)存控制器根據(jù)所述數(shù)據(jù)寫入指令，從所述切換電路選通的所述第一緩存區(qū)中將 視頻數(shù)據(jù)讀取到所述儲(chǔ)存單元中。
3.如權(quán)利要求2所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所述輸出緩存電 路包括輸出緩存單元、視頻輸出控制器以及輸出緩存判斷電路，所述視頻輸出控制器連接若 干個(gè)所述視頻輸出端和所述輸出緩存單元，所述輸出緩存單元連接所述儲(chǔ)存控制器，所述 輸出緩存判斷電路連接在所述輸出緩存單元和所述讀寫仲裁電路之間；所述輸出緩存單元由與所述視頻輸出端一一對(duì)應(yīng)的若干個(gè)第二緩存區(qū)組成； 所述視頻輸出控制器用于將所述若干個(gè)第二緩存區(qū)中儲(chǔ)存的視頻數(shù)據(jù)一一對(duì)應(yīng)地傳輸至各個(gè)所述視頻輸出端輸出；所述輸出緩存判斷電路用于在每一所述第二緩存區(qū)的可用儲(chǔ)存空間大于第四預(yù)設(shè)值 時(shí)，向所述讀寫仲裁電路發(fā)送對(duì)應(yīng)所述第二緩存區(qū)的緩存輸入請(qǐng)求。
4.如權(quán)利要求3所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所述視頻信號(hào)合 成或分割處理裝置進(jìn)一步包括地址產(chǎn)生電路，所述地址產(chǎn)生電路用于在各個(gè)所述視頻輸入控制器輸出的視頻同步信 號(hào)的同步控制下，生成所述視頻數(shù)據(jù)在所述儲(chǔ)存單元中的寫入地址；并且在各個(gè)所述視頻 輸出控制器輸出的視頻同步信號(hào)的同步控制下，生成對(duì)應(yīng)輸出的視頻數(shù)據(jù)在所述儲(chǔ)存單元 中的讀取地址。
5.如權(quán)利要求1至4中任意一項(xiàng)所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所 述讀寫仲裁電路進(jìn)一步包括第一優(yōu)先級(jí)電路，所述第一優(yōu)先級(jí)電路用于在同時(shí)接收所述 緩存輸出請(qǐng)求、所述緩存輸入請(qǐng)求和所述總線空閑狀態(tài)信號(hào)時(shí)，根據(jù)預(yù)先設(shè)定的讀寫優(yōu)先 級(jí)，選擇向所述儲(chǔ)存控制器發(fā)送所述數(shù)據(jù)寫入指令和所述數(shù)據(jù)讀取指令兩者其中之一。
6.如權(quán)利要求3所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所述輸人緩存判 斷電路包括第二優(yōu)先級(jí)電路，所述第二優(yōu)先級(jí)電路在多個(gè)所述第一緩存區(qū)的可用儲(chǔ)存空間 同時(shí)小于所述第三預(yù)設(shè)值時(shí)，根據(jù)預(yù)先設(shè)置的優(yōu)先級(jí)，向所述讀寫仲裁電路發(fā)送優(yōu)先級(jí)最 高的所述第一緩存區(qū)的緩存輸出請(qǐng)求；所述輸出緩存判斷電路包括第三優(yōu)先級(jí)電路，所述第三優(yōu)先級(jí)電路在多個(gè)所述第二緩 存區(qū)的可用儲(chǔ)存空間同時(shí)大于所述第四預(yù)設(shè)值時(shí)，根據(jù)預(yù)先設(shè)置的優(yōu)先級(jí)，向所述讀寫仲 裁電路發(fā)送優(yōu)先級(jí)最高的所述第二緩存區(qū)的緩存輸入請(qǐng)求。
7.如權(quán)利要求4所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所述視頻信號(hào)合 成或分割處理裝置進(jìn)一步包括模式控制電路，所述模式控制電路用于根據(jù)用戶指令，控制所述視頻信號(hào)合成或分割 處理裝置切換至視頻合成模式或者切換至視頻分割模式；其中，當(dāng)所述視頻信號(hào)合成或分割處理裝置切換至視頻合成模式時(shí)，所述視頻輸入控 制器選通多個(gè)所述視頻輸入端輸入視頻數(shù)據(jù)，所述視頻輸出控制器選通至少一個(gè)所述視頻 輸出端輸出視頻數(shù)據(jù)；當(dāng)所述視頻信號(hào)合成或分割處理裝置切換至視頻分割模式時(shí)，所述視頻輸入控制器選 通至少一個(gè)所述視頻輸入端輸入視頻數(shù)據(jù)，所述視頻輸出控制器選通多個(gè)所述視頻輸出端 輸出視頻數(shù)據(jù)。
8.如權(quán)利要求7所述的視頻信號(hào)合成或分割處理裝置，其特征在于所述輸入緩存電 路、所述輸出緩存電路、所述儲(chǔ)存控制器、所述讀寫仲裁電路、所述地址產(chǎn)生電路和所述模 式控制電路都基于FPGA邏輯電路實(shí)現(xiàn)。
9.如權(quán)利要求4所述的視頻信號(hào)合成或分割處理裝置，其特征在于所述地址產(chǎn)生電 路包括預(yù)設(shè)電路、讀取地址產(chǎn)生電路和寫入地址產(chǎn)生電路；所述預(yù)設(shè)電路用于將所述儲(chǔ)存單元的一個(gè)儲(chǔ)存區(qū)的地址分為多個(gè)地址段落，每一所述 地址段落都包括一個(gè)起始地址，并且所述多個(gè)地址段落之間具有預(yù)設(shè)的讀寫順序；所述寫入地址產(chǎn)生電路用于調(diào)用當(dāng)前產(chǎn)生所述讀取地址的地址段落之前的一個(gè)地址 段落，從對(duì)應(yīng)的起始地址開始連續(xù)輸出所述地址段落中的地址作為寫入地址；所述讀取地址產(chǎn)生電路用于調(diào)用當(dāng)前產(chǎn)生所述寫入地址的地址段落之前的一個(gè)地址 段落，從對(duì)應(yīng)的起始地址開始連續(xù)輸出所述地址段落中的地址作為讀取地址。
10.如權(quán)利要求1所述的視頻信號(hào)合成或分割處理裝置，其特征在于，所述視頻信號(hào)合 成或分割處理裝置進(jìn)一步包括晶體振蕩器；以及用于根據(jù)所述晶體振蕩器的震蕩頻率，生成基準(zhǔn)視頻時(shí)鐘信號(hào)和系 統(tǒng)時(shí)鐘信號(hào)的鎖相回路。
專利摘要本實(shí)用新型提供一種視頻信號(hào)合成或分割處理裝置，包括通過儲(chǔ)存單元總線連接儲(chǔ)存單元的儲(chǔ)存控制器，分別緩存輸入和輸出的視頻數(shù)據(jù)的輸入緩存電路和輸出緩存電路，以及根據(jù)所述儲(chǔ)存單元總線的空閑情況協(xié)調(diào)所述輸入緩存電路和所述輸出緩存電路中視頻數(shù)據(jù)的輸入和輸出，使視頻數(shù)據(jù)的輸入和輸出共用相同的儲(chǔ)存單元總線的讀寫仲裁電路。本實(shí)用新型提供的視頻信號(hào)合成或分割處理裝置只需設(shè)置一個(gè)儲(chǔ)存單元儲(chǔ)存視頻數(shù)據(jù)，具有較少數(shù)量的儲(chǔ)存器和儲(chǔ)存單元總線，裝置的成本較低，電路布線簡(jiǎn)單，并且具有較高的視頻數(shù)據(jù)讀寫速度。
文檔編號(hào)G09G5/00GK201726481SQ201020198918
公開日2011年1月26日 申請(qǐng)日期2010年5月14日 優(yōu)先權(quán)日2010年5月14日
發(fā)明者李長(zhǎng)航, 陳華牧 申請(qǐng)人:陳華牧;李長(zhǎng)航