專利名稱：顯示裝置及控制其柵極脈沖調(diào)制的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種顯示裝置及控制其柵極脈沖調(diào)制的方法。
背景技術(shù)：
由于輕重量、薄外形、低功耗驅(qū)動(dòng)等，液晶顯示器(IXD)已得到廣泛應(yīng)用。這種IXD 已用作諸如筆記本PC這樣的便攜式電腦、辦公自動(dòng)化設(shè)備、音頻/視頻設(shè)備、室內(nèi)/室外廣 告顯示裝置等。IXD通過控制施加給LC單元的電場(chǎng)調(diào)節(jié)來自背光的光而顯示圖像。有源矩陣型LCD包括顯示面板組件，其設(shè)置有在各個(gè)像素處設(shè)置的用于切換供 給到像素電極的數(shù)據(jù)電壓的薄膜晶體管(TFT)；給顯示面板組件中的數(shù)據(jù)線供給數(shù)據(jù)電壓 的數(shù)據(jù)驅(qū)動(dòng)電路；依次給顯示面板組件中的柵極線供給柵極脈沖(或掃描脈沖)的柵極驅(qū) 動(dòng)電路；以及控制上述驅(qū)動(dòng)電路的操作時(shí)序的時(shí)序控制器。在有源矩陣型IXD中，LC單元中充入的電壓受由于TFT中的寄生電容而產(chǎn)生的反 沖電壓(或饋通電壓)AVp的影響。反沖電壓AVp由下面的方程(1)給出。
_6] av^ CIc^tegd (VGH-VGL) (1)其中“Cgd”表示在與柵極線連接的TFT的柵極端和與LC單元中的像素電極連接 的TFT的漏極端之間產(chǎn)生的寄生電容，“VGH-VGL”表示供給到柵極線的柵極脈沖的柵極高 電壓與柵極低電壓之間的差。反沖電壓AVp可改變供給到LC單元中的像素電極的電壓，由此導(dǎo)致顯示閃爍、殘 像、色偏差等。作為減小反沖電壓AVp的方法，存在用于在柵極脈沖的下降沿處調(diào)制柵極 高電壓VGH的柵極脈沖調(diào)制(“GPM”)方法。圖1是示出不調(diào)制柵極脈沖(NO GPM)的例子 和調(diào)制柵極脈沖(GPM)的例子的波形圖。柵極高電壓VGH在調(diào)制的柵極脈沖的下降沿處變 低。時(shí)序控制器產(chǎn)生用于隨著用于移位柵極起始脈沖GSP的柵極移位時(shí)鐘，控制柵極 脈沖的調(diào)制時(shí)序的柵極脈沖調(diào)制控制信號(hào)(之后稱作“FLK信號(hào)”)。柵極移位時(shí)鐘一般作 為依次延遲的兩個(gè)或更多個(gè)相位的時(shí)鐘而產(chǎn)生，F(xiàn)LK信號(hào)與每個(gè)時(shí)鐘同步。柵極驅(qū)動(dòng)電路 中的柵極脈沖調(diào)制電路與FLK信號(hào)同步地調(diào)制柵極高電壓VGH。如圖2中所示，如果第N(其中N是正整數(shù))個(gè)柵極脈沖Nth GP和第(N+1)個(gè)柵 極脈沖(N+l)th GP彼此重疊，則柵極高電壓VGH不僅在柵極脈沖的邊沿處變低，而且還在 需要保持柵極高電壓VGH的脈沖寬度時(shí)間段變低。在圖2中，附圖標(biāo)記“VGHM”表示與FLK 信號(hào)同步調(diào)制的柵極高電壓。在需要保持柵極高電壓VGH的時(shí)間段進(jìn)行所述調(diào)制，這導(dǎo)致 電流消耗增加，并還降低了顯示面板組件中的數(shù)據(jù)電壓的充入比率。為了解決此問題，可考慮下述方法將FLK信號(hào)分割為兩個(gè)或更多個(gè)相位并對(duì)于每個(gè)FLK信號(hào)彼此獨(dú)立地構(gòu)造柵極脈沖調(diào)制電路。然而，該方法具有下述問題FLK信號(hào)的 數(shù)量增加，由此在時(shí)序控制器中增加電路并增加了時(shí)序控制器的輸出引腳，且隨著柵極脈 沖的重疊時(shí)間段變長(zhǎng)，F(xiàn)LK信號(hào)的數(shù)量增加。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施方式提供了一種顯示裝置及控制其柵極脈沖調(diào)制的方法，其能調(diào)制 彼此重疊的柵極脈沖，而不改變時(shí)序控制器的構(gòu)造。根據(jù)本發(fā)明的一個(gè)示范性實(shí)施方式，提供了一種顯示裝置，其包括顯示面板，在 該顯示面板中數(shù)據(jù)線和柵極線彼此交叉；時(shí)序控制器，其構(gòu)造成輸出單個(gè)柵極脈沖調(diào)制控 制信號(hào)(FLK信號(hào))和依次延遲的I相位柵極移位時(shí)鐘，其中I是大于等于2的整數(shù)；FLK分 割電路，其構(gòu)造成分割所述單個(gè)FLK信號(hào)，以輸出J個(gè)FLK信號(hào)，其中J是大于等于2并小 于I的整數(shù)；數(shù)據(jù)驅(qū)動(dòng)電路，其構(gòu)造成將數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為數(shù)據(jù)電壓，以將所述數(shù)據(jù)電壓 供給到所述數(shù)據(jù)線；和柵極驅(qū)動(dòng)電路，其構(gòu)造成通過對(duì)所述柵極移位時(shí)鐘的電壓進(jìn)行電平 轉(zhuǎn)換而產(chǎn)生柵極脈沖，以響應(yīng)于所分割的FLK信號(hào)調(diào)制所述柵極脈沖的下降沿電壓，并將 所調(diào)制的柵極脈沖依次供給到所述柵極線。優(yōu)選地，所述柵極移位時(shí)鐘彼此可至少局部重疊。在這種情況下，第N個(gè)柵極移位 時(shí)鐘可與第(N-I)個(gè)柵極移位時(shí)鐘的后部重疊預(yù)定時(shí)間，并可與第(N+1)個(gè)柵極移位時(shí)鐘 的前部重疊預(yù)定時(shí)間，其中N是正整數(shù)。優(yōu)選地，所述單個(gè)FLK信號(hào)的頻率可為每個(gè)所述柵極移位時(shí)鐘的頻率的I倍。優(yōu)選地，所述柵極移位時(shí)鐘可包括依次延遲的第一到第六柵極移位時(shí)鐘。這里，所 述FLK分割電路可包括第一 FLK分割電路，其構(gòu)造成對(duì)所述單個(gè)FLK信號(hào)、第N個(gè)柵極移 位時(shí)鐘和第(N+幻個(gè)柵極移位時(shí)鐘進(jìn)行與操作，由此產(chǎn)生第一到第六FLK信號(hào)；和第二 FLK 分割電路，其構(gòu)造成對(duì)第一 FLK信號(hào)和第四FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第I個(gè)FLK信號(hào)， 對(duì)第二 FLK信號(hào)和第五FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第II個(gè)FLK信號(hào)，并對(duì)第三FLK信號(hào) 和第六FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第III個(gè)FLK信號(hào)。優(yōu)選地，所述第一到第六FLK信號(hào)可具有與所述柵極移位時(shí)鐘相同的相位差，并 大致具有與所述柵極移位時(shí)鐘相同的頻率。這里，每個(gè)所述第I到第III個(gè)FLK信號(hào)的頻 率可為每個(gè)所述第一到第六FLK信號(hào)的頻率的兩倍。優(yōu)選地，所述柵極驅(qū)動(dòng)電路可包括第一柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述 第I個(gè)FLK信號(hào)和第一柵極移位時(shí)鐘輸出第一柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降沿 與所述第一柵極移位時(shí)鐘的下降沿之間將所述第一柵極脈沖的電壓降低到預(yù)定柵極調(diào)制 高電壓；第二柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第二柵極移位時(shí) 鐘輸出第二柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第二柵極移位時(shí)鐘的下降 沿之間將所述第二柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第三柵極脈沖調(diào)制電路， 其構(gòu)造成響應(yīng)于所述第III個(gè)FLK信號(hào)和第三柵極移位時(shí)鐘輸出第三柵極脈沖，并在所述 第III個(gè)FLK信號(hào)的下降沿與所述第三柵極移位時(shí)鐘的下降沿之間將所述第三柵極脈沖的 電壓降低到所述柵極調(diào)制高電壓；第四柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第I個(gè)FLK 信號(hào)和第四柵極移位時(shí)鐘輸出第四柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降沿與所述第 四柵極移位時(shí)鐘的下降沿之間將所述第四柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第五柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第五柵極移位時(shí)鐘輸出第五 柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第五柵極移位時(shí)鐘的下降沿之間將所 述第五柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；以及第六柵極脈沖調(diào)制電路，其構(gòu)造 成響應(yīng)于所述第III個(gè)FLK信號(hào)和第六柵極移位時(shí)鐘輸出第六柵極脈沖，并在所述第III 個(gè)FLK信號(hào)的下降沿與所述第六柵極移位時(shí)鐘的下降沿之間將所述第六柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓。這里，所述柵極脈沖可都在柵極高電壓與柵極低電壓之間變 化并以與所述柵極移位時(shí)鐘相同的相位差依次延遲，并且所述柵極調(diào)制高電壓可高于所述 柵極低電壓并低于所述柵極高電壓。優(yōu)選地，所述柵極移位時(shí)鐘包括依次延遲的第一到第四柵極移位時(shí)鐘。這里，所述 FLK分割電路可包括第一 FLK分割電路，其構(gòu)造成對(duì)所述單個(gè)FLK信號(hào)FLK、第N個(gè)柵極移 位時(shí)鐘和第(N+1)個(gè)柵極移位時(shí)鐘進(jìn)行與操作，由此產(chǎn)生第一到第四FLK信號(hào)；和第二 FLK 分割電路，其構(gòu)造成對(duì)第一 FLK信號(hào)和第三FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第I個(gè)FLK信號(hào)， 并對(duì)第二 FLK信號(hào)和第四FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第II個(gè)FLK信號(hào)。優(yōu)選地，所述第一到第四FLK信號(hào)可具有與所述柵極移位時(shí)鐘相同的相位差，并 大致具有與所述柵極移位時(shí)鐘相同的頻率。這里，每個(gè)所述第I和第II個(gè)FLK信號(hào)的頻率 可為每個(gè)所述第一到第四FLK信號(hào)的頻率的兩倍。優(yōu)選地，所述柵極驅(qū)動(dòng)電路可包括第一柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述 第I個(gè)FLK信號(hào)和第一柵極移位時(shí)鐘輸出第一柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降 沿與所述第一柵極移位時(shí)鐘的下降沿之間將所述第一柵極脈沖的電壓降低到預(yù)定柵極調(diào) 制高電壓；第二柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第二柵極移位 時(shí)鐘輸出第二柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第二柵極移位時(shí)鐘的 下降沿之間將所述第二柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第三柵極脈沖調(diào)制電 路，其構(gòu)造成響應(yīng)于所述第I個(gè)FLK信號(hào)和第三柵極移位時(shí)鐘輸出第三柵極脈沖，并在所述 第I個(gè)FLK信號(hào)的下降沿與所述第三柵極移位時(shí)鐘的下降沿之間將所述第三柵極脈沖的電 壓降低到所述柵極調(diào)制高電壓；以及第四柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè) FLK信號(hào)和第四柵極移位時(shí)鐘輸出第四柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所 述第四柵極移位時(shí)鐘的下降沿之間將所述第四柵極脈沖的電壓降低到所述柵極調(diào)制高電 壓。這里，所述柵極脈沖可都在柵極高電壓與柵極低電壓之間變化并以與所述柵極移位時(shí) 鐘相同的相位差依次延遲，并且所述柵極調(diào)制高電壓高于所述柵極低電壓并低于所述柵極 高電壓。優(yōu)選地，所述顯示裝置可以是液晶顯示器(IXD)、有機(jī)發(fā)光二極管(OLED)顯示器 和電泳顯示器(EPD)中的任意一個(gè)。根據(jù)本發(fā)明的一個(gè)實(shí)施方式，提供一種用于控制柵極脈沖調(diào)制的方法，所述方法 包括如下步驟分割單個(gè)FLK信號(hào)，以輸出J個(gè)FLK信號(hào)，其中J是大于等于2并小于I的整 數(shù)；以及通過對(duì)柵極移位時(shí)鐘的電壓進(jìn)行電平轉(zhuǎn)換而產(chǎn)生柵極脈沖，響應(yīng)于所分割的FLK 信號(hào)調(diào)制所述柵極脈沖的下降沿電壓，并將所調(diào)制的柵極脈沖依次供給到所述柵極線。


附圖包含在本申請(qǐng)中構(gòu)成本申請(qǐng)的一部分，用于給本發(fā)明提供進(jìn)一步理解。附解了本發(fā)明的實(shí)施方式并與說明書一起用于解釋本發(fā)明的原理。在附圖中圖1是示出根據(jù)現(xiàn)有技術(shù)的柵極脈沖的電平轉(zhuǎn)換和柵極高電壓的調(diào)制的波形圖；圖2是示出根據(jù)現(xiàn)有技術(shù)的在柵極脈沖的重疊驅(qū)動(dòng)時(shí)，通過使用單個(gè)FLK信號(hào)調(diào) 制柵極脈沖的例子的波形圖；圖3是示出根據(jù)本發(fā)明一個(gè)實(shí)施方式的顯示裝置的框圖；圖4是示出從圖3中所示的時(shí)序控制器輸出的單個(gè)FLK信號(hào)和六相位柵極移位時(shí) 鐘的波形圖；圖5是示出圖3中所示的FLK分割電路的第一實(shí)施方式的框圖；圖6是示出圖5中所示的第一 FLK分割電路的詳細(xì)電路圖；圖7是示出圖5中所示的第二 FLK電路的詳細(xì)電路圖；圖8是示出圖3中所示的電平轉(zhuǎn)換器的第一實(shí)施方式的詳細(xì)電路圖；圖9是示出由圖5中所示的FLK分割電路分割的FLK信號(hào)和圖8中所示的電平轉(zhuǎn) 換器的輸出的波形圖；圖10是示出從圖3中所示的時(shí)序控制器輸出的單個(gè)FLK信號(hào)和四相位柵極移位 時(shí)鐘的波形圖；圖11是示出圖3中所示的FLK分割電路的第二實(shí)施方式的框圖；圖12是示出圖11中所示的第一 FLK分割電路的詳細(xì)電路圖；圖13是示出圖11中所示的第二 FLK分割電路的詳細(xì)電路圖；圖14是示出圖3中所示的電平轉(zhuǎn)換器的第二實(shí)施方式的詳細(xì)電路圖；以及圖15是示出由圖11中所示的FLK分割電路分割的FLK信號(hào)和圖14中所示的電 平轉(zhuǎn)換器的輸出的波形圖。
具體實(shí)施例方式根據(jù)本發(fā)明的顯示裝置可包括以行(line)順序掃描方法給柵極線依次供給柵極 脈沖(或掃描脈沖)以在像素中寫入視頻數(shù)據(jù)的任何其他顯示裝置。例如，顯示裝置可包 括，液晶顯示器(LCD)、有機(jī)發(fā)光二極管(OLED)顯示器、電泳顯示器(EPD)等，但并不限于 此。 當(dāng)以LC模式分類時(shí)，根據(jù)本發(fā)明的LCD可由TN (扭曲向列)模式、VA (垂直取向) 模式、IPS(面內(nèi)切換)模式、FFS(邊緣場(chǎng)切換)模式等實(shí)現(xiàn)。此外，當(dāng)以透射率-電壓特性 分類時(shí)，根據(jù)本發(fā)明的LCD可由常白模式或常黑模式實(shí)現(xiàn)。根據(jù)本發(fā)明的LCD例如可由任 何其他類型，如透射式IXD、透反射式IXD、反射式IXD等實(shí)現(xiàn)。下面將參照附圖，以LCD為例子描述根據(jù)本發(fā)明的示范性實(shí)施方式。應(yīng)當(dāng)注意，下 面實(shí)施方式的描述主要是基于LCD，但本發(fā)明并不限于LCD。在整個(gè)說明書中相似的附圖標(biāo) 記表示相似的元件。在下面的解釋中，當(dāng)確定對(duì)與本發(fā)明相關(guān)的公知功能或結(jié)構(gòu)的詳細(xì)描 述會(huì)不必要地使本發(fā)明的要點(diǎn)變模糊時(shí)，將省略所述詳細(xì)描述。為了書寫說明書方便，選定了下面解釋中使用的各個(gè)元件的名稱，其可能與實(shí)際 產(chǎn)品中的那些不同。參照?qǐng)D3，根據(jù)本發(fā)明一個(gè)實(shí)施方式的顯示裝置包括顯示面板組件10、數(shù)據(jù)驅(qū)動(dòng) 電路、FLK分割電路21、柵極驅(qū)動(dòng)電路和時(shí)序控制器11等。
顯示面板組件10具有夾在兩個(gè)面板之間的LC層。顯示面板組件10的下面板是 TFT陣列面板，其包括數(shù)據(jù)線、與數(shù)據(jù)線交叉的柵極線、設(shè)置在數(shù)據(jù)線和柵極線的各個(gè)交叉 處的TFT、與TFT連接的并由在像素電極1和公共電極2之間產(chǎn)生的電場(chǎng)驅(qū)動(dòng)的LC單元、以 及存儲(chǔ)電容器。顯示面板組件10的上面板是包括黑矩陣和濾色器的濾色器陣列面板。在諸 如TN模式和VA模式這樣的垂直電場(chǎng)驅(qū)動(dòng)類型中，公共電極2設(shè)置在上面板上；在諸如IPS 模式和FFS模式這樣的水平電場(chǎng)驅(qū)動(dòng)類型中，公共電極2與像素電極一起設(shè)置在下面板上。 光軸彼此正交的偏振器分別附接到顯示面板組件10的下、上面板的外表面上。此外，在與 LC層接觸的內(nèi)表面上形成有取向?qū)?，以設(shè)置LC層的預(yù)傾角。顯示面板組件10可由有機(jī)發(fā)光二極管(OLED)顯示器和電泳顯示器(EPD)中的任 意一個(gè)顯示面板組件實(shí)現(xiàn)，并不限于IXD。數(shù)據(jù)驅(qū)動(dòng)電路包括多個(gè)源極驅(qū)動(dòng)IC 12。源極驅(qū)動(dòng)IC 12從時(shí)序控制器11接收 數(shù)字視頻數(shù)據(jù)RGB。源極驅(qū)動(dòng)IC 12響應(yīng)于來自時(shí)序控制器11的源極時(shí)序控制信號(hào)將數(shù) 字視頻數(shù)據(jù)RGB轉(zhuǎn)換為正/負(fù)模擬數(shù)據(jù)電壓，并與柵極脈沖同步地為顯示面板組件10中的 數(shù)據(jù)線供給所述數(shù)據(jù)電壓。源極驅(qū)動(dòng)IC 12可通過COG (玻璃上芯片)工序或TAB(帶式自 動(dòng)接合)工序與顯示面板組件10中的數(shù)據(jù)線連接。圖3顯示了源極驅(qū)動(dòng)IC安裝在載帶封 裝(TCP)上，且通過TAB方案結(jié)合到印刷電路板(PCB) 14和顯示面板組件10的下面板的例 子。FLK分割電路21連接在時(shí)序控制器11與柵極驅(qū)動(dòng)電路之間。FLK分割電路21可 安裝在PCB14上。FLK分割電路21分割從時(shí)序控制器11輸出的單個(gè)FLK信號(hào)，以產(chǎn)生多個(gè) FLK信號(hào)FLK I到FLK III，并將FLK信號(hào)FLK I到FLK III提供到柵極驅(qū)動(dòng)電路。柵極驅(qū)動(dòng)電路包括連接在時(shí)序控制器11與顯示面板組件10中的柵極線之間的電 平轉(zhuǎn)換器22和移位寄存器13。電平轉(zhuǎn)換器22對(duì)從時(shí)序控制器11輸出的柵極移位時(shí)鐘CLK的TTL(晶體管-晶 體管邏輯電平電壓進(jìn)行電平轉(zhuǎn)換，從而具有柵極高電壓VGH和柵極低電壓VGL。柵極移位時(shí) 鐘GCLKl到GCLK6作為具有預(yù)定相位差的I相位(其中I是大于等于2的正整數(shù))時(shí)鐘輸 入到電平轉(zhuǎn)換器22。在圖3中，作為柵極移位時(shí)鐘GCLKl到GCLK6的例子顯示了六相位時(shí)鐘。電平轉(zhuǎn)換器器22響應(yīng)于從FLK分割電路21輸出的FLK信號(hào)FLK I到FLKIII，調(diào) 制柵極高電壓VGH，使在已經(jīng)進(jìn)行了電平轉(zhuǎn)換的柵極移位時(shí)鐘的下降沿具有低電平。由此， 減小反沖電壓Δνρ。移位寄存器13將從電平轉(zhuǎn)換器22輸出的時(shí)鐘移位，以依次為顯示面 板組件10中的柵極線供給柵極脈沖。柵極驅(qū)動(dòng)電路可通過GIP (面板中柵極)方案直接形成在顯示面板組件10的下面 板上，或者可通過TAB方案連接在顯示面板組件10中的掃描線與時(shí)序控制器11之間。通 過GIP方案，電平轉(zhuǎn)換器22可安裝在PCB14上，移位寄存器13可形成在顯示面板組件10 的下面板上。通過TAB方案，電平轉(zhuǎn)換器和移位寄存器可集成到一個(gè)芯片中，安裝在TCP上 并附接到顯示面板組件10的下面板。FLK分割電路21可嵌在電平轉(zhuǎn)換器22中。時(shí)序控制器11通過諸如LVDS (低壓差分信令)接口、TMDS (轉(zhuǎn)換最小化差分信令) 接口等從外部裝置接收數(shù)字視頻數(shù)據(jù)RGB。時(shí)序控制器11將來自外部裝置的數(shù)字視頻數(shù)據(jù) 傳輸?shù)皆礃O驅(qū)動(dòng)IC 12。
時(shí)序控制器11通過LVDS或TMDS接口接收電路從外部裝置接收諸如垂直同步信 號(hào)Vsync、水平同步信號(hào)Hsync、數(shù)據(jù)使能信號(hào)DE、主時(shí)鐘MCLK等這樣的時(shí)序信號(hào)。相對(duì)于 來自外部裝置的時(shí)序信號(hào)，時(shí)序控制器11產(chǎn)生用于控制數(shù)據(jù)驅(qū)動(dòng)電路和柵極驅(qū)動(dòng)電路的 操作時(shí)序的時(shí)序控制信號(hào)。時(shí)序控制信號(hào)包括用于控制柵極驅(qū)動(dòng)電路的操作時(shí)序的柵極 時(shí)序控制信號(hào)、和用于控制源極驅(qū)動(dòng)IC 12的操作時(shí)序以及數(shù)據(jù)電壓的極性的數(shù)據(jù)時(shí)序信 號(hào)。柵極時(shí)序控制信號(hào)包括柵極起始脈沖GSP、柵極移位時(shí)鐘CLK、單個(gè)FLK信號(hào)、柵極 輸出使能信號(hào)GOE(沒有示出)等。柵極起始脈沖GSP輸入到移位寄存器22，以控制移位 起始時(shí)序。柵極移位時(shí)鐘CLK輸入到電平轉(zhuǎn)換器22并進(jìn)行電平轉(zhuǎn)換，然后輸入到移位寄存 器13，并用作用于移位柵極起始脈沖GSP的時(shí)鐘信號(hào)。單個(gè)FLK信號(hào)FLK作為與柵極移位 時(shí)鐘CLK的每個(gè)時(shí)鐘同步的時(shí)鐘而產(chǎn)生，并控制柵極脈沖的調(diào)制時(shí)序。柵極輸出使能信號(hào) GOE控制移位寄存器13的輸出時(shí)序。數(shù)據(jù)時(shí)序控制信號(hào)包括源極起始脈沖SSP、源極采樣時(shí)鐘SSC、極性控制信號(hào)POL、 源極輸出使能信號(hào)SOE等。源極起始脈沖SSP控制源極驅(qū)動(dòng)IC 12中的移位起始時(shí)序。源 極采樣時(shí)鐘SSC是針對(duì)源極驅(qū)動(dòng)IC 12中的上升沿或下降沿控制數(shù)據(jù)采樣時(shí)序的時(shí)鐘信 號(hào)。極性控制信號(hào)POL控制從源極驅(qū)動(dòng)IC 12輸出的數(shù)據(jù)電壓的極性。如果時(shí)序控制器11 與源極驅(qū)動(dòng)IC 12之間的數(shù)據(jù)傳輸接口是迷你LVDS接口，則可省略源極起始脈沖SSP和源 極采樣時(shí)鐘SSC。圖4是示出從時(shí)序控制器11輸出的單個(gè)FLK信號(hào)FLK和六相位柵極移位時(shí)鐘的 波形圖。參照?qǐng)D4，時(shí)序控制器11輸出相位依次延遲的六相位柵極移位時(shí)鐘GCLKl到 GCLK6和具有比六相位柵極移位時(shí)鐘GCLKl到GCLK6每個(gè)的頻率都高的頻率的單個(gè)FLK信 號(hào)FLK。柵極移位時(shí)鐘GCLKl到GCLK6和單個(gè)FLK信號(hào)FLK在地電壓(OV)GND和邏輯電源 電壓(3. 3V)Vcc之間變化。在柵極移位時(shí)鐘GCLKl到GCLK6中，第N(其中在圖4中N是從1到6循環(huán)取值的 整數(shù))個(gè)柵極移位時(shí)鐘與第(N-I)個(gè)柵極移位時(shí)鐘的后部局部重疊預(yù)定時(shí)間，并與第(N+1) 個(gè)柵極移位時(shí)鐘的前部局部重疊預(yù)定時(shí)間。例如，第六柵極移位時(shí)鐘GCLK6與第五柵極移 位時(shí)鐘GCLK5的后部局部重疊并與第一柵極移位時(shí)鐘GCLKl的前部局部重疊。單個(gè)FLK信號(hào)FLK的時(shí)鐘與各個(gè)柵極移位時(shí)鐘GCLKl到GCLK6同步。因此，F(xiàn)LK信 號(hào)FLK的頻率大約為柵極移位時(shí)鐘GCLKl到GCLK6每一個(gè)的頻率的六倍。圖5是示出FLK分割電路21的框圖。參照?qǐng)D5，F(xiàn)LK分割電路21包括第一 FLK分割電路31和第二 FLK分割電路32。第一 FLK分割電路31通過使用如圖6中所示的與(AND)門，對(duì)單個(gè)FLK信號(hào)FLK、 第N個(gè)柵極移位時(shí)鐘和第(N+幻個(gè)柵極移位時(shí)鐘進(jìn)行邏輯乘積(“與”)操作，由此產(chǎn)生第 一到第六FLK信號(hào)FLK 1到FLK 6。第一到第六FLK信號(hào)FLK 1到FLK 6具有與柵極移位 時(shí)鐘GCLKl到GCLK6相同的相位差，并大致具有與柵極移位時(shí)鐘GCLKl到GCLK6相同的頻 率。也就是說，兩個(gè)相鄰FLK信號(hào)之間的相位差與兩個(gè)相鄰的柵極移位時(shí)鐘之間的相同。第二 FLK分割電路32通過使用如圖7中所示的或(OR)門，對(duì)第一 FLK信號(hào)FLK 1和第四FLK信號(hào)FLK 4進(jìn)行邏輯加和(“或”)操作，由此產(chǎn)生第I個(gè)FLK信號(hào)FLK I，并對(duì)第二 FLK信號(hào)FLK 2和第五FLK信號(hào)FLK 5進(jìn)行或操作，由此產(chǎn)生第II個(gè)FLK信號(hào)FLK II。此外，第二 FLK分割電路32對(duì)第三FLK信號(hào)FLK 3和第六FLK信號(hào)FLK 6進(jìn)行或操作， 以產(chǎn)生第III個(gè)FLK信號(hào)FLK III。第I到第III個(gè)FLK信號(hào)FLK I到FLK III每一個(gè)的 頻率都為第一到第六FLK信號(hào)FLK 1到FLK 6每一個(gè)的兩倍。圖8是示出電平轉(zhuǎn)換器22的詳細(xì)電路圖。圖9是示出由FLK分割電路21分割的 FLK信號(hào)FLK I到FLK III以及電平轉(zhuǎn)換器22的輸出的波形圖。在圖8和9中，電平轉(zhuǎn)換器22包括第一到第六柵極脈沖調(diào)制電路821到826。柵極脈沖調(diào)制電路821到826的每個(gè)都供給有FLK信號(hào)FLK I到FLK III中的任 意一個(gè)以及柵極移位時(shí)鐘GCLKl到GCLK6中的任意一個(gè)。此外，柵極脈沖調(diào)制電路821到 826的每個(gè)都供給有柵極高電壓VGH、柵極調(diào)制高電壓VGM和柵極低電壓VGL。柵極高電壓 VGH設(shè)置為大于等于形成在顯示面板組件10的TFT陣列面板上的TFT的閾值電壓，并具有 大約20V。柵極低電壓VGL設(shè)置為小于等于形成在顯示面板組件10的TFT陣列面板上的 TFT的閾值電壓，并具有大約-5V。柵極調(diào)制高電壓VGM低于柵極高電壓VGH，并高于柵極低 電壓VGL。第一柵極脈沖調(diào)制電路821響應(yīng)于第I個(gè)FLK信號(hào)FLK I和第一柵極移位時(shí)鐘 GCLKl輸出第一柵極脈沖GPM1，并在第I個(gè)FLK信號(hào)的下降沿與第一柵極移位時(shí)鐘的下降 沿之間將第一柵極脈沖的電壓降低到預(yù)定柵極調(diào)制高電壓。第二柵極脈沖調(diào)制電路822響 應(yīng)于第II個(gè)FLK信號(hào)FLK II和第二柵極移位時(shí)鐘GCLK2輸出第二柵極脈沖GPM2，并在第 II個(gè)FLK信號(hào)的下降沿與第二柵極移位時(shí)鐘的下降沿之間將第二柵極脈沖的電壓降低到 柵極調(diào)制高電壓。第三柵極脈沖調(diào)制電路823響應(yīng)于第III個(gè)FLK信號(hào)FLK III和第三柵 極移位時(shí)鐘GCLK3輸出第三柵極脈沖GPM3，并在第III個(gè)FLK信號(hào)的下降沿與第三柵極移 位時(shí)鐘的下降沿之間將第三柵極脈沖的電壓降低到柵極調(diào)制高電壓。第四柵極脈沖調(diào)制電 路8M響應(yīng)于第I個(gè)FLK信號(hào)FLK I和第四柵極移位時(shí)鐘GCLK4輸出第四柵極脈沖GPM4， 并在第I個(gè)FLK信號(hào)的下降沿與第四柵極移位時(shí)鐘的下降沿之間將第四柵極脈沖的電壓降 低到柵極調(diào)制高電壓。第五柵極脈沖調(diào)制電路825響應(yīng)于第II個(gè)FLK信號(hào)FLK II和第 五柵極移位時(shí)鐘GCLK5輸出第五柵極脈沖GPM5，并在第II個(gè)FLK信號(hào)的下降沿與第五柵 極移位時(shí)鐘的下降沿之間將第五柵極脈沖的電壓降低到柵極調(diào)制高電壓。第六柵極脈沖調(diào) 制電路擬6響應(yīng)于第III個(gè)FLK信號(hào)FLK III和第六柵極移位時(shí)鐘GCLK6輸出第六柵極脈 沖GPM6，并在第III個(gè)FLK信號(hào)的下降沿與第六柵極移位時(shí)鐘的下降沿之間將第六柵極脈 沖的電壓降低到柵極調(diào)制高電壓。具體地，柵極脈沖GPMl到GPM6都在柵極高電壓VGH與 柵極低電壓VGL之間變化并以與柵極移位時(shí)鐘GCLKl到GCLK6相同的相位差依次延遲。柵 極脈沖GPMl到GPM6的下降沿電壓與FLK信號(hào)FLK I到FLK III同步地從柵極高電壓VGH 降低到柵極調(diào)制高電壓VGM，然后從柵極調(diào)制高電壓VGM降低到柵極低電壓VGL。柵極脈沖 GPMl到GPM6通過移位寄存器13供給到顯示面板組件10中的柵極線。各個(gè)柵極脈沖調(diào)制電路821到擬6包括邏輯單元83和第一到第三晶體管Tl到 T3。第一和第二晶體管Tl和T2由η SMOS(金屬氧化物半導(dǎo)體)TFT實(shí)現(xiàn)，第三晶體管T3 由ρ型MOS TFT實(shí)現(xiàn)。邏輯單元83響應(yīng)于FLK信號(hào)FLK I到FLK III中的任意一個(gè)和柵極移位時(shí)鐘 GCLKl到GCLK6中的任意一個(gè)控制晶體管Tl到Τ3的導(dǎo)通/截止操作時(shí)序。邏輯單元83通
12過第一輸出端輸出用于控制第一晶體管Tl的第一切換控制信號(hào)。邏輯單元83通過第二輸 出端輸出用于控制第二晶體管T2的第二切換控制信號(hào)。邏輯單元83通過第三輸出端輸出 用于控制第三晶體管T3的第三切換控制信號(hào)。第一晶體管Tl在邏輯單元83的控制下與柵極移位時(shí)鐘GCLKl到GCLK6的上升沿 同步地導(dǎo)通，將柵極高電壓VGH傳輸?shù)綎艠O脈沖調(diào)制電路821 IlJ 826的輸出端，并與FLK信 號(hào)FLK I到FLK III的下降沿同步地截止。第一晶體管Tl的柵極端與邏輯單元83的輸出 端連接，第一晶體管Tl的漏極端與柵極脈沖調(diào)制電路821到826的輸出端連接。第一晶體 管Tl的源極端施加有柵極高電壓VGH。第二晶體管T2在邏輯單元83的控制下與FLK信號(hào)FLK I到FLKIII的下降沿同 步地導(dǎo)通，將柵極調(diào)制高電壓VGM傳輸?shù)綎艠O脈沖調(diào)制電路821 IlJ 826的輸出端，并與柵極 移位時(shí)鐘GCLKl到GCLK6的下降沿同步地截止。第二晶體管T2的柵極端與邏輯單元83的 輸出端連接，第二晶體管T2的源極端與柵極脈沖調(diào)制電路821到擬6的輸出端連接。第二 晶體管T2的漏極端施加有柵極調(diào)制高電壓VGM。第三晶體管T3在邏輯單元83的控制下與柵極移位時(shí)鐘GCLKl到GCLK6的下降沿 同步地導(dǎo)通，將柵極低電壓VGL傳輸?shù)綎艠O脈沖調(diào)制電路821 IlJ 826的輸出端，并與柵極移 位時(shí)鐘GCLKl到GCLK6的上升沿同步地截止。第三晶體管T3的柵極端與邏輯單元83的輸 出端連接，第三晶體管T3的漏極端與柵極脈沖調(diào)制電路821到826的輸出端連接。第三晶 體管T3的源極端施加有柵極低電壓VGL。時(shí)序控制器11可產(chǎn)生四相位柵極移位時(shí)鐘GCLKl到GCLK4。圖10到15是示出四 相位柵極移位時(shí)鐘GCLKl到GCLK4的柵極脈沖調(diào)制方法的視圖。圖10是示出從時(shí)序控制器11輸出的單個(gè)FLK信號(hào)FLK和四相位柵極移位時(shí)鐘 GCLKl到GCLK4的波形圖。參照?qǐng)D10，時(shí)序控制器11輸出相位依次延遲的四相位柵極移位時(shí)鐘GCLKl到 GCLK4和具有比柵極移位時(shí)鐘GCLKl到GCLK4每個(gè)的頻率都高的頻率的單個(gè)FLK信號(hào)FLK。 柵極移位時(shí)鐘GCLKl到GCLK4和單個(gè)FLK信號(hào)FLK在地電壓(OV)GND和邏輯電源電壓 (3. 3V) Vcc之間變化。在柵極移位時(shí)鐘GCLKl到GCLK4中，第N (其中在圖10中N是從1到4循環(huán)取值的 整數(shù))個(gè)柵極移位時(shí)鐘與第(N-I)個(gè)柵極移位時(shí)鐘的后部局部重疊預(yù)定時(shí)間，并與第(N+1) 個(gè)柵極移位時(shí)鐘的前部局部重疊預(yù)定時(shí)間。例如，第四柵極移位時(shí)鐘GCLK4與第三柵極移 位時(shí)鐘GCLK3的后部局部重疊并與第一柵極移位時(shí)鐘GCLKl的前部局部重疊。單個(gè)FLK信號(hào)FLK的時(shí)鐘與各個(gè)柵極移位時(shí)鐘GCLKl到GCLK4同步。因此，F(xiàn)LK信 號(hào)FLK的頻率大約為柵極移位時(shí)鐘GCLKl到GCLK4每一個(gè)的頻率的四倍。同時(shí)，根據(jù)本發(fā)明實(shí)施方式的柵極移位時(shí)鐘并不限于上述的六相位柵極移位時(shí)鐘 或后述的四相位柵極移位時(shí)鐘。例如，時(shí)序控制器11可輸出單個(gè)FLK信號(hào)FLK和依次延遲 的I相位(其中I是大于等于2的整數(shù))柵極移位時(shí)鐘。FLK分割電路21可將單個(gè)FLK信 號(hào)FLK分割，以輸出J(其中J是大于等于2并且小于I的整數(shù))個(gè)FLK信號(hào)。圖11是示出圖10中所示的分割單個(gè)FLK信號(hào)FLK的FLK分割電路21的框圖。在圖11中，F(xiàn)LK分割電路21包括第一 FLK分割電路31和第二 FLK分割電路32。第一 FLK分割電路31通過使用如圖12中所示的與門，對(duì)單個(gè)FLK信號(hào)FLK、第N個(gè)柵極移位時(shí)鐘和第(N+1)個(gè)柵極移位時(shí)鐘進(jìn)行與操作，由此產(chǎn)生第一到第四FLK信號(hào)FLK 1到FLK 4。第一到第四FLK信號(hào)FLK 1到FLK 4具有與柵極移位時(shí)鐘GCLKl到GCLK4相同 的相位差，并大致具有與柵極移位時(shí)鐘GCLKl到GCLK4相同的頻率。就是說，兩個(gè)相鄰FLK 信號(hào)之間的相位差與兩個(gè)相鄰的柵極移位時(shí)鐘之間的相同。第二 FLK分割電路32通過使用如圖13中所示的或門，對(duì)第一 FLK信號(hào)FLK 1和 第三FLK信號(hào)FLK 3進(jìn)行或操作，由此產(chǎn)生第I個(gè)FLK信號(hào)FLK I，并對(duì)第二 FLK信號(hào)FLK 2和第四FLK信號(hào)FLK 4進(jìn)行或操作，由此產(chǎn)生第II個(gè)FLK信號(hào)FLK II。第I和第II個(gè) FLK信號(hào)FLK I和FLK II的每一個(gè)的頻率都為第一到第四FLK信號(hào)FLK IFLK 4的每一個(gè) 的頻率的兩倍。圖14是示出對(duì)圖10中所示的四相位柵極移位時(shí)鐘GCLKl到GCLK4進(jìn)行電平轉(zhuǎn)換 的電平轉(zhuǎn)換器22的詳細(xì)電路圖。圖15是示出由圖11中所示的FLK分割電路21分割的 FLK信號(hào)FLK I和FLK II以及圖14中所示的電平轉(zhuǎn)換器22的輸出的波形圖。在圖14和15中，電平轉(zhuǎn)換器22包括第一到第四柵極脈沖調(diào)制電路821到824。柵極脈沖調(diào)制電路821到824的每個(gè)都供給有FLK信號(hào)FLK I和FLK II中的任 意一個(gè)以及柵極移位時(shí)鐘GCLKl到GCLK4中的任意一個(gè)。此外，柵極脈沖調(diào)制電路821到 824的每個(gè)都供給有柵極高電壓VGH、柵極調(diào)制高電壓VGM和柵極低電壓VGL。第一柵極脈沖調(diào)制電路821響應(yīng)于第I個(gè)FLK信號(hào)FLK I和第一柵極移位時(shí)鐘 GCLKl輸出第一柵極脈沖GPM1，并在第I個(gè)FLK信號(hào)的下降沿與第一柵極移位時(shí)鐘的下降 沿之間將第一柵極脈沖的電壓降低到預(yù)定柵極調(diào)制高電壓。第二柵極脈沖調(diào)制電路822響 應(yīng)于第II個(gè)FLK信號(hào)FLK II和第二柵極移位時(shí)鐘GCLK2輸出第二柵極脈沖GPM2，并在第 II個(gè)FLK信號(hào)的下降沿與第二柵極移位時(shí)鐘的下降沿之間將第二柵極脈沖的電壓降低到 柵極調(diào)制高電壓。第三柵極脈沖調(diào)制電路823響應(yīng)于第I個(gè)FLK信號(hào)FLK I和第三柵極移 位時(shí)鐘GCLK3輸出第三柵極脈沖GPM3，并在第I個(gè)FLK信號(hào)的下降沿與第三柵極移位時(shí)鐘 的下降沿之間將第三柵極脈沖的電壓降低到柵極調(diào)制高電壓。第四柵極脈沖調(diào)制電路擬4 響應(yīng)于第II個(gè)FLK信號(hào)FLK II和第四柵極移位時(shí)鐘GCLK4輸出第四柵極脈沖GPM4，并在 第II個(gè)FLK信號(hào)的下降沿與第四柵極移位時(shí)鐘的下降沿之間將第四柵極脈沖的電壓降低 到柵極調(diào)制高電壓。具體地，柵極脈沖GPMl到GPM4的每個(gè)都在柵極高電壓VGH與柵極低 電壓VGL之間變化并以與柵極移位時(shí)鐘GCLKl到GCLK4相同的相位差依次延遲。柵極脈沖 GPMl到GPM4的下降沿電壓與FLK信號(hào)FLK I和FLK II同步地從柵極高電壓VGH降低到柵 極調(diào)制高電壓VGM，然后從柵極調(diào)制高電壓VGM降低到柵極低電壓VGL。柵極脈沖GPMl到 GPM4通過移位寄存器13供給到顯示面板組件10中的柵極線。柵極脈沖調(diào)制電路821到824的每個(gè)都包括邏輯單元83和第一到第三晶體管Tl 到T3。第一和第二晶體管Tl和T2由η型MOS TFT實(shí)現(xiàn)，第三晶體管Τ3由ρ型MOS TFT實(shí) 現(xiàn)。如上所述，根據(jù)本發(fā)明的實(shí)施方式，可分割從時(shí)序控制器輸出的單個(gè)FLK信號(hào)并 通過使用分割的FLK信號(hào)調(diào)制柵極脈沖的下降沿電壓，由此調(diào)制彼此重疊的柵極脈沖，而 不改變時(shí)序控制器的構(gòu)造。盡管參照多個(gè)示例性的實(shí)施方式描述了本發(fā)明，但應(yīng)當(dāng)理解，所屬領(lǐng)域技術(shù)人員 能設(shè)計(jì)出多個(gè)其他修改例和實(shí)施方式，這落在本發(fā)明的原理的范圍內(nèi)。更具體地說，在說明書、附圖和所附權(quán)利要求的范圍內(nèi)，在組成部件和/或主要組合構(gòu)造的配置中可進(jìn)行各種 變化和修改。除了組成部件和/或配置中的變化和修改之外，其他替代使用對(duì)于所屬領(lǐng)域 技術(shù)人員來說也將是顯而易見的。
權(quán)利要求
1.一種顯示裝置，包括顯示面板，在該顯示面板中數(shù)據(jù)線和柵極線彼此交叉；時(shí)序控制器，其構(gòu)造成輸出單個(gè)柵極脈沖調(diào)制控制信號(hào)(FLK信號(hào))和依次延遲的I相 位柵極移位時(shí)鐘，其中I是大于等于2的整數(shù)；FLK分割電路，其構(gòu)造成分割所述單個(gè)FLK信號(hào)，以輸出J個(gè)FLK信號(hào)，其中J是大于等 于2并小于I的整數(shù)；數(shù)據(jù)驅(qū)動(dòng)電路，其構(gòu)造成將數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為數(shù)據(jù)電壓，以將所述數(shù)據(jù)電壓供給到 所述數(shù)據(jù)線；和柵極驅(qū)動(dòng)電路，其構(gòu)造成通過對(duì)所述柵極移位時(shí)鐘的電壓進(jìn)行電平轉(zhuǎn)換而產(chǎn)生柵極脈 沖，以響應(yīng)于所分割的FLK信號(hào)調(diào)制所述柵極脈沖的下降沿電壓，并將所調(diào)制的柵極脈沖 依次供給到所述柵極線。
2.根據(jù)權(quán)利要求1所述的顯示裝置，其中所述柵極移位時(shí)鐘彼此至少局部重疊，并且 其中第N個(gè)柵極移位時(shí)鐘與第(N-I)個(gè)柵極移位時(shí)鐘的后部重疊預(yù)定時(shí)間，并與第(N+1)個(gè)柵極移位時(shí)鐘的前部重疊預(yù)定時(shí)間，其中N是正整數(shù)。
3.根據(jù)權(quán)利要求2所述的顯示裝置，其中所述單個(gè)FLK信號(hào)的頻率為每個(gè)所述柵極移 位時(shí)鐘的頻率的I倍。
4.根據(jù)權(quán)利要求3所述的顯示裝置，其中所述柵極移位時(shí)鐘包括依次延遲的第一到第 六柵極移位時(shí)鐘，并且其中所述FLK分割電路包括第一 FLK分割電路，其構(gòu)造成對(duì)所述單個(gè)FLK信號(hào)、第N個(gè)柵極移位時(shí)鐘和第(N+2)個(gè) 柵極移位時(shí)鐘進(jìn)行與操作，由此產(chǎn)生第一到第六FLK信號(hào)；和第二 FLK分割電路，其構(gòu)造成對(duì)第一 FLK信號(hào)和第四FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第I 個(gè)FLK信號(hào)；對(duì)第二 FLK信號(hào)和第五FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第II個(gè)FLK信號(hào)；并對(duì)第 三FLK信號(hào)和第六FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第III個(gè)FLK信號(hào)。
5.根據(jù)權(quán)利要求4所述的顯示裝置，其中所述第一到第六FLK信號(hào)具有與所述柵極移 位時(shí)鐘相同的相位差，并大致具有與所述柵極移位時(shí)鐘相同的頻率，且其中每個(gè)所述第I到第III個(gè)FLK信號(hào)的頻率為每個(gè)所述第一到第六FLK信號(hào)的頻率 的兩倍。
6.根據(jù)權(quán)利要求5所述的顯示裝置，其中所述柵極驅(qū)動(dòng)電路包括第一柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第I個(gè)FLK信號(hào)和第一柵極移位時(shí)鐘輸 出第一柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降沿與所述第一柵極移位時(shí)鐘的下降沿之 間將所述第一柵極脈沖的電壓降低到預(yù)定柵極調(diào)制高電壓；第二柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第二柵極移位時(shí)鐘輸 出第二柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第二柵極移位時(shí)鐘的下降沿之 間將所述第二柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第三柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第III個(gè)FLK信號(hào)和第三柵極移位時(shí)鐘 輸出第三柵極脈沖，并在所述第III個(gè)FLK信號(hào)的下降沿與所述第三柵極移位時(shí)鐘的下降 沿之間將所述第三柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第四柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第I個(gè)FLK信號(hào)和第四柵極移位時(shí)鐘輸出第四柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降沿與所述第四柵極移位時(shí)鐘的下降沿之 間將所述第四柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第五柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第五柵極移位時(shí)鐘輸 出第五柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第五柵極移位時(shí)鐘的下降沿之 間將所述第五柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；以及第六柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第III個(gè)FLK信號(hào)和第六柵極移位時(shí)鐘 輸出第六柵極脈沖，并在所述第III個(gè)FLK信號(hào)的下降沿與所述第六柵極移位時(shí)鐘的下降 沿之間將所述第六柵極脈沖的電壓降低到所述柵極調(diào)制高電壓，其中所述柵極脈沖都在柵極高電壓與柵極低電壓之間變化并以與所述柵極移位時(shí)鐘 相同的相位差依次延遲，并且所述柵極調(diào)制高電壓高于所述柵極低電壓并低于所述柵極高 電壓。
7.根據(jù)權(quán)利要求3所述的顯示裝置，其中所述柵極移位時(shí)鐘包括依次延遲的第一到第 四柵極移位時(shí)鐘，并且其中所述FLK分割電路包括第一 FLK分割電路，其構(gòu)造成對(duì)所述單個(gè)FLK信號(hào)FLK、第N個(gè)柵極移位時(shí)鐘和第(N+1) 個(gè)柵極移位時(shí)鐘進(jìn)行與操作，由此產(chǎn)生第一到第四FLK信號(hào)；和第二 FLK分割電路，其構(gòu)造成對(duì)第一 FLK信號(hào)和第三FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第I 個(gè)FLK信號(hào)；并對(duì)第二 FLK信號(hào)和第四FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第II個(gè)FLK信號(hào)。
8.根據(jù)權(quán)利要求7所述的顯示裝置，其中所述第一到第四FLK信號(hào)具有與所述柵極移 位時(shí)鐘相同的相位差，并大致具有與所述柵極移位時(shí)鐘相同的頻率，并且其中每個(gè)所述第I和第II個(gè)FLK信號(hào)的頻率為每個(gè)所述第一到第四FLK信號(hào)的頻率 的兩倍。
9.根據(jù)權(quán)利要求8所述的顯示裝置，其中所述柵極驅(qū)動(dòng)電路包括第一柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第I個(gè)FLK信號(hào)和第一柵極移位時(shí)鐘輸 出第一柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降沿與所述第一柵極移位時(shí)鐘的下降沿之 間將所述第一柵極脈沖的電壓降低到預(yù)定柵極調(diào)制高電壓；第二柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第二柵極移位時(shí)鐘輸 出第二柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第二柵極移位時(shí)鐘的下降沿之 間將所述第二柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；第三柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第I個(gè)FLK信號(hào)和第三柵極移位時(shí)鐘輸 出第三柵極脈沖，并在所述第I個(gè)FLK信號(hào)的下降沿與所述第三柵極移位時(shí)鐘的下降沿之 間將所述第三柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；以及第四柵極脈沖調(diào)制電路，其構(gòu)造成響應(yīng)于所述第II個(gè)FLK信號(hào)和第四柵極移位時(shí)鐘輸 出第四柵極脈沖，并在所述第II個(gè)FLK信號(hào)的下降沿與所述第四柵極移位時(shí)鐘的下降沿之 間將所述第四柵極脈沖的電壓降低到所述柵極調(diào)制高電壓，其中所述柵極脈沖都在柵極高電壓與柵極低電壓之間變化并以與所述柵極移位時(shí)鐘 相同的相位差依次延遲，并且所述柵極調(diào)制高電壓高于所述柵極低電壓并低于所述柵極高 電壓。
10.根據(jù)權(quán)利要求1所述的顯示裝置，其中所述顯示裝置是液晶顯示器(LCD)、有機(jī)發(fā)光二極管(OLED)顯示器和電泳顯示器(EPD)中的任意一個(gè)。
11.一種用于控制顯示裝置中的柵極脈沖調(diào)制的方法，所述顯示裝置包括顯示面板， 在該顯示面板中數(shù)據(jù)線和柵極線彼此交叉；時(shí)序控制器，其構(gòu)造成輸出單個(gè)柵極脈沖調(diào)制 控制信號(hào)(FLK信號(hào))和依次延遲的I相位柵極移位時(shí)鐘，其中I是大于等于2的整數(shù)；和 數(shù)據(jù)驅(qū)動(dòng)電路，其構(gòu)造成將數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為數(shù)據(jù)電壓，以將所述數(shù)據(jù)電壓供給到所述 數(shù)據(jù)線，所述方法包括如下步驟分割所述單個(gè)FLK信號(hào)，以輸出J個(gè)FLK信號(hào)，其中J是大于等于2并小于I的整數(shù)；以及通過對(duì)所述柵極移位時(shí)鐘的電壓進(jìn)行電平轉(zhuǎn)換而產(chǎn)生柵極脈沖，響應(yīng)于所分割的FLK 信號(hào)調(diào)制所述柵極脈沖的下降沿電壓，并將所調(diào)制的柵極脈沖依次供給到所述柵極線。
12.根據(jù)權(quán)利要求11所述的方法，其中所述柵極移位時(shí)鐘彼此至少局部重疊，且 其中第N個(gè)柵極移位時(shí)鐘與第(N-I)個(gè)柵極移位時(shí)鐘的后部重疊預(yù)定時(shí)間，并與第(N+1)個(gè)柵極移位時(shí)鐘的前部重疊預(yù)定時(shí)間，其中N是正整數(shù)。
13.根據(jù)權(quán)利要求12所述的方法，其中所述單個(gè)FLK信號(hào)的頻率為每個(gè)所述柵極移位 時(shí)鐘的頻率的I倍。
14.根據(jù)權(quán)利要求13所述的方法，其中所述柵極移位時(shí)鐘包括依次延遲的第一到第六 柵極移位時(shí)鐘，并且其中分割所述單個(gè)FLK信號(hào)的步驟包括對(duì)所述單個(gè)FLK信號(hào)、第N個(gè)柵極移位時(shí)鐘和第(N+幻個(gè)柵極移位時(shí)鐘進(jìn)行與操作，由 此產(chǎn)生第一到第六FLK信號(hào)；和對(duì)第一 FLK信號(hào)和第四FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第I個(gè)FLK信號(hào)；對(duì)第二 FLK信號(hào) 和第五FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第II個(gè)FLK信號(hào)；并對(duì)第三FLK信號(hào)和第六FLK信號(hào) 進(jìn)行或操作，以產(chǎn)生第III個(gè)FLK信號(hào)。
15.根據(jù)權(quán)利要求14所述的方法，其中所述第一到第六FLK信號(hào)具有與所述柵極移位 時(shí)鐘相同的相位差，并大致具有與所述柵極移位時(shí)鐘相同的頻率，并且其中每個(gè)第I到第III個(gè)FLK信號(hào)的頻率為每個(gè)所述第一到第六FLK信號(hào)的頻率的兩倍。
16.根據(jù)權(quán)利要求15所述的方法，其中產(chǎn)生所述柵極脈沖的步驟包括響應(yīng)于所述第I個(gè)FLK信號(hào)和第一柵極移位時(shí)鐘輸出第一柵極脈沖，并在所述第I個(gè) FLK信號(hào)的下降沿與所述第一柵極移位時(shí)鐘的下降沿之間將所述第一柵極脈沖的電壓降低 到預(yù)定柵極調(diào)制高電壓；響應(yīng)于所述第II個(gè)FLK信號(hào)和第二柵極移位時(shí)鐘輸出第二柵極脈沖，并在所述第II 個(gè)FLK信號(hào)的下降沿與所述第二柵極移位時(shí)鐘的下降沿之間將所述第二柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓；響應(yīng)于所述第III個(gè)FLK信號(hào)和第三柵極移位時(shí)鐘輸出第三柵極脈沖，并在所述第III 個(gè)FLK信號(hào)的下降沿與所述第三柵極移位時(shí)鐘的下降沿之間將所述第三柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓；響應(yīng)于所述第I個(gè)FLK信號(hào)和第四柵極移位時(shí)鐘輸出第四柵極脈沖，并在所述第I個(gè) FLK信號(hào)的下降沿與所述第四柵極移位時(shí)鐘的下降沿之間將所述第四柵極脈沖的電壓降低到所述柵極調(diào)制高電壓；響應(yīng)于所述第II個(gè)FLK信號(hào)和第五柵極移位時(shí)鐘輸出第五柵極脈沖，并在所述第II 個(gè)FLK信號(hào)的下降沿與所述第五柵極移位時(shí)鐘的下降沿之間將所述第五柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓；以及響應(yīng)于所述第III個(gè)FLK信號(hào)和第六柵極移位時(shí)鐘輸出第六柵極脈沖，并在所述第III 個(gè)FLK信號(hào)的下降沿與所述第六柵極移位時(shí)鐘的下降沿之間將所述第六柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓，其中所述柵極脈沖都在柵極高電壓與柵極低電壓之間變化并以與所述柵極移位時(shí)鐘 相同的相位差依次延遲，并且所述柵極調(diào)制高電壓高于所述柵極低電壓并低于所述柵極高 電壓。
17.根據(jù)權(quán)利要求13所述的方法，其中所述柵極移位時(shí)鐘包括依次延遲的第一到第四 柵極移位時(shí)鐘，并且其中分割所述單個(gè)FLK信號(hào)的步驟包括對(duì)所述單個(gè)FLK信號(hào)FLK、第N個(gè)柵極移位時(shí)鐘和第(N+1)個(gè)柵極移位時(shí)鐘進(jìn)行與操 作，由此產(chǎn)生第一到第四FLK信號(hào)；和對(duì)第一 FLK信號(hào)和第三FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第I個(gè)FLK信號(hào)；并對(duì)第二 FLK信 號(hào)和第四FLK信號(hào)進(jìn)行或操作，以產(chǎn)生第II個(gè)FLK信號(hào)。
18.根據(jù)權(quán)利要求17所述的方法，其中所述第一到第四FLK信號(hào)具有與所述柵極移位 時(shí)鐘相同的相位差，并大致具有與所述柵極移位時(shí)鐘相同的頻率，并且其中每個(gè)所述第I和第II個(gè)FLK信號(hào)的頻率為每個(gè)所述第一到第四FLK信號(hào)的頻率 的兩倍。
19.根據(jù)權(quán)利要求18所述的方法，其中產(chǎn)生所述柵極脈沖的步驟包括響應(yīng)于所述第I個(gè)FLK信號(hào)和第一柵極移位時(shí)鐘輸出第一柵極脈沖，并在所述第I個(gè) FLK信號(hào)的下降沿與所述第一柵極移位時(shí)鐘的下降沿之間將所述第一柵極脈沖的電壓降低 到預(yù)定柵極調(diào)制高電壓；響應(yīng)于所述第II個(gè)FLK信號(hào)和第二柵極移位時(shí)鐘輸出第二柵極脈沖，并在所述第II 個(gè)FLK信號(hào)的下降沿與所述第二柵極移位時(shí)鐘的下降沿之間將所述第二柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓；響應(yīng)于所述第I個(gè)FLK信號(hào)和第三柵極移位時(shí)鐘輸出第三柵極脈沖，并在所述第I個(gè) FLK信號(hào)的下降沿與所述第三柵極移位時(shí)鐘的下降沿之間將所述第三柵極脈沖的電壓降低 到所述柵極調(diào)制高電壓；以及響應(yīng)于所述第II個(gè)FLK信號(hào)和第四柵極移位時(shí)鐘輸出第四柵極脈沖，并在所述第II 個(gè)FLK信號(hào)的下降沿與所述第四柵極移位時(shí)鐘的下降沿之間將所述第四柵極脈沖的電壓 降低到所述柵極調(diào)制高電壓；其中所述柵極脈沖都在柵極高電壓與柵極低電壓之間變化并以與所述柵極移位時(shí)鐘 相同的相位差依次延遲，并且所述柵極調(diào)制高電壓高于所述柵極低電壓并低于所述柵極高 電壓。
全文摘要
公開一種顯示裝置及控制其柵極脈沖調(diào)制的方法。該顯示裝置包括顯示面板，在該顯示面板中數(shù)據(jù)線和柵極線彼此交叉；時(shí)序控制器，其構(gòu)造成輸出單個(gè)柵極脈沖調(diào)制控制信號(hào)(FLK信號(hào))和依次延遲的I相位柵極移位時(shí)鐘，其中I是大于等于2的整數(shù)；FLK分割電路，其構(gòu)造成分割單個(gè)FLK信號(hào)，以輸出J個(gè)FLK信號(hào)，其中J是大于等于2并小于I的整數(shù)；數(shù)據(jù)驅(qū)動(dòng)電路，其構(gòu)造成將數(shù)字視頻數(shù)據(jù)轉(zhuǎn)換為數(shù)據(jù)電壓，以將數(shù)據(jù)電壓供給到所述數(shù)據(jù)線；和柵極驅(qū)動(dòng)電路，其構(gòu)造成通過對(duì)柵極移位時(shí)鐘的電壓進(jìn)行電平轉(zhuǎn)換而產(chǎn)生柵極脈沖，以響應(yīng)于所分割的FLK信號(hào)調(diào)制柵極脈沖的下降沿電壓，并將所調(diào)制的柵極脈沖依次供給到柵極線。
文檔編號(hào)G09G3/36GK102110405SQ20101027452
公開日2011年6月29日 申請(qǐng)日期2010年9月3日 優(yōu)先權(quán)日2009年12月24日
發(fā)明者趙南旭 申請(qǐng)人:樂金顯示有限公司