專利名稱：自舉電路及采用其的移位寄存器、掃描電路及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及適用于液晶顯示裝置或有機(jī)EL顯示裝置等顯示裝置的驅(qū)動電路的自舉電路(bootstrap circuit)等。
背景技術(shù)：
近年來，各像素中集成有源元件即薄膜晶體管的有源矩陣型顯示裝置正在普及。尤其是在移動電話等便攜設(shè)備中，由于采用多晶硅晶體管的有源型液晶顯示裝置可使裝置小型化，故正被人們廣泛使用。多晶硅薄膜晶體管由于比非晶硅薄膜晶體管的可動性高，故除了構(gòu)成像素的像素晶體管之外，連驅(qū)動電路都容易由同一制造工序形成于像素部的周邊。在驅(qū)動電路中，有分別驅(qū)動多條相互垂直的掃描線(柵極線)及多條信號線(源極線)的柵極線驅(qū)動電路及源極線驅(qū)動電路。在上述柵極線驅(qū)動電路及上述源極線驅(qū)動電路中，使用由多個移位寄存器構(gòu)成的掃描電路。 在構(gòu)成這樣的掃描電路的移位寄存器中， 一般使用由n溝道型晶體管和p溝道型晶體管組合而成的CMOS電路。 然而，CM0S制造工藝中，由于n溝道型晶體管和p溝道型晶體管兩者都需要制作，故存在工序步驟數(shù)量增多這樣的缺點。 因此，為了與CMOS相比縮短制造工序而降低制造成本，提案一種僅由n溝道型和
P溝道型中的任何一種類型的導(dǎo)電型晶體管(單一導(dǎo)電型晶體管)構(gòu)成的電路。 圖28為專利文獻(xiàn)1中所記載的利用現(xiàn)有的采用移位寄存器的掃描電路。掃描電
路由多個移位寄存器構(gòu)成，但該圖中作為一個例子示出了第n個及第n+l個這兩個移位寄
存器。形成為第n-l級的輸出信號OUT輸入第n級移位寄存器的輸入IN，第n級輸出信號
0UT輸入第n+l級移位寄存器的輸入IN的結(jié)構(gòu)。而且，盡管未圖示，但在第1級移位寄存器
中，形成從外部輸入的開始信號被輸入的結(jié)構(gòu)。 圖28示出的現(xiàn)有的移位寄存器由6個n溝道型晶體管Tr101、 Trl02、 Trl03、Trl04、 Trl05、 Trl06、及Trlll、 Trl12、 Trl13、 Trl14、 Trl15、 Trl16構(gòu)成，形成為使輸入到各信號輸入用晶體管TrlOl及Trlll的輸入信號IN的相位產(chǎn)生相移并輸出的結(jié)構(gòu)。
為此，可以采用將多個移位寄存器串聯(lián)的方式，構(gòu)成掃描電路，使開始信號順次產(chǎn)生相移并輸出。 圖29為圖28所示現(xiàn)有技術(shù)移位寄存器的動作時序圖。下面參照附圖28及29對電路的動作進(jìn)行說明。 首先，在時刻tl，如果第n級的輸入信號IN即第n-l級的輸出信號OUT變成高電位，則晶體管TrlOl變成導(dǎo)通狀態(tài)，在晶體管TrlOl和晶體管Trl02的節(jié)點N101設(shè)定Vdd/Vt的電壓，并將電壓保持在保持電容C101中。VDD為電源電壓，Vt為晶體管TrlOl的閾值電壓。此時，晶體管Trl04也成導(dǎo)通狀態(tài)，但由于時鐘信號CLl為低電平，故輸出信號OU乙 n繼續(xù)維持低電平。而且，盡管晶體管Trl06也成導(dǎo)通狀態(tài)，但由于輸出信號OUT_n為低電 平，故節(jié)點N102成為維持低電平的狀態(tài)。 接下來在時刻t2，如果輸入IN從高電平變成低電平，則晶體管TrlOl成非導(dǎo)通 狀態(tài)，節(jié)點N101變成懸浮(floating)狀態(tài)。此時，因為時鐘信號CL1也從低電平變成高 電平，所以根據(jù)存儲電容C101、晶體管Trl04的柵/漏間電容及柵/源間電容產(chǎn)生的自舉 (boottr即)效果，節(jié)點NIOI的電位上升到比Vdd/Vt更高的電壓。這樣，因為晶體管Tr104 成為被施加足夠柵/源電壓的狀態(tài)，故高電平時鐘信號CL1流至晶體管Trl04、而輸出信號 OUT_n成為高電平。另外，此時由于晶體管Trl06也成導(dǎo)通狀態(tài)，高電平的時鐘信號CL1流 經(jīng)晶體管Tr 104、 Tr 106，使節(jié)點N102也成高電平。 接下來在時刻t3，因為第n+l級輸出信號OUT_n+l變成高電平，故晶體管Trl02、 Trl03變成導(dǎo)通狀態(tài)，節(jié)點N101變成低電平。此時，因為根據(jù)時鐘信號CL2而Trl05也變成 導(dǎo)通狀態(tài)，故輸出信號OU乙n也變成低電平。其結(jié)果，存儲電容CIOI中所保持的電壓變?yōu)榱恪?接下來在時刻t4，盡管時鐘信號CL1變成高電平，但通過將存儲電容C101取值為 比晶體管Trl04的柵/漏間電容C102更大的值，晶體管Trl04維持非導(dǎo)通狀態(tài)，輸出信號 OU乙n維持低電平。 在時刻t5之后，時鐘信號CL2在高電平時，晶體管Trl05成為導(dǎo)通狀態(tài)而將輸出 信號OUT_n維持為低電平，時鐘信號CL1為高電平時，通過將存儲電容取值為較大的值，將 晶體管Trl04維持為非導(dǎo)通狀態(tài)，輸出信號OUT_n維持低電平。 通過以上操作，第n-l級輸出信號可得到時鐘信號CL1、 CL2的半個周期相移的輸 出信號OUT_n。 就第n+l級來講，因為晶體管Trlll 116的運行分別與晶體管TrlOl 106相 同，故利用和第n級相同的工作原理，可得到輸出信號OUT_n+l。但是，如圖28所示，第n+l 級與第n級的時鐘信號CLl、CL2的連接相反。通過這樣的方式，進(jìn)行相同的操作。S卩，通過 偶數(shù)級和奇數(shù)級改變時鐘信號CL1、CL2的連接，可以得到依次產(chǎn)生相移的輸出。
如果考慮將該移位寄存器用于驅(qū)動液晶顯示裝置柵極線的掃描電路中的情況，則 由于輸出端OUT連接著較大的柵極線負(fù)載，而需要通過增大晶體管Trl04、 105的溝道寬度 而提高驅(qū)動能力。通常，這需要將其設(shè)定為比晶體管TrlOl 103、 106大1位以上的溝道 寬度，所以晶體管尺寸變大。如果增大晶體管Trl04、105的溝道寬度，則因為必須因此而同 比增大存儲電容CIOI的電容量，故存儲電容C101將具有很大的面積。如果存儲電容CIOI 很小，則由于時鐘信號CL1從低電平變到高電平時，晶體管Trl04的柵/漏間電容C102，晶 體管Trl04的柵極電壓上升，晶體管Trl04將變成導(dǎo)通狀態(tài)。如果晶體管Trl04變成導(dǎo)通 狀態(tài)，則高電平的時鐘信號CL1將作為輸出信號OUT_n輸出。 盡管圖28示出的是現(xiàn)有技術(shù)的移位寄存器采用N溝道型晶體管，但是也可以采用 P溝道型的晶體管結(jié)構(gòu)。圖30為采用P溝道型的晶體管構(gòu)成時的電路圖，圖31為圖30所 示電路中的時序圖。采用P溝道型晶體管時最大不同在于，如圖31所示，變成相對圖29的 時序圖極性反轉(zhuǎn)的波形。 另外，在特開2003-16794號公報中也公開了采用N溝道型晶體管構(gòu)成的移位寄存
7器的另一個例子。 圖32為特開2003-16794號公報中公開的移位寄存器的電路圖，圖33為表示移位寄存器運行的時序圖。 在圖32所示的電路中，晶體管22的柵極電壓(F點)由晶體管34和晶體管33生成。這樣，如圖33的時序圖所示，至?xí)r刻t2 t0， F點的電位變成高電平，晶體管22變成導(dǎo)通狀態(tài)，所以A點的電位在該期間變成低電平。由于A點的電位在該期間變成低電平，可以使晶體管24變成非導(dǎo)通狀態(tài)。因此，即使在圖28電路中沒有存儲電容C101，也可使晶體管24在上述期間中變成非導(dǎo)通狀態(tài)。 但是，這種結(jié)構(gòu)中，時刻t0 t2期間A點的電位為高電平時，電流流經(jīng)正電源DD端子 晶體管26 晶體管23 負(fù)電源SS端子間。 因此，盡管存儲電容C101不存在充放電的電力消耗，但相對這個電流的電力成為使耗電增大的主要原因。而且，在時刻tl t2之間，由于A點的電壓因自舉效果而變成比正電源DD電壓更高的電壓，故在晶體管21及晶體管22的漏極/源極之間被施加大于電源電壓的電壓。 載置這種掃描電路的液晶顯示裝置近年來圖像分辨率顯著提高。與此同時，人們期望電路可小型化的掃描電路的出現(xiàn)。 然而，在特許第2921510號公報中記載的現(xiàn)有的移位寄存器中，需要將比溝道寬度大的晶體管Trl04的柵極/漏極間電容C102更大的存儲電容101連接于晶體管Trl04的柵極/源極之間。 因此，存在電路面積變大而難以使電路小型化這樣的問題。另外，為了對電容大的存儲電容C101進(jìn)行充放電，還存在此時耗電會增大的問題。 另外，在特開2003-16794號公報中所記載的移位寄存器中，盡管無需形成保持電容，但是，由于電流會通過晶體管26、23從正電源(DD端子)流向負(fù)電源(SS端子)，所以與上述現(xiàn)有技術(shù)的例子一樣，耗電增大。而且，由于A點的電壓由于自舉效果而變成比正電源DD電壓更高的電壓，故存在在晶體管21和晶體管22的漏極/源極之間被施加電源電壓以上的電壓，晶體管可靠性降低這樣的問題。 另外，在現(xiàn)有的移位寄存器中，由于將輸出作為下一級的輸入使用，故存在在晶體管特性發(fā)生變動(驅(qū)動能力低)時，輸出信號電壓振幅降低這樣的問題。結(jié)果，在由現(xiàn)有的移位寄存器構(gòu)成的掃描電路中，存在隨著級數(shù)推進(jìn)而輸出振幅衰減加劇，最終存在移位動作不能完成這樣的問題。 專利文獻(xiàn)1 :特許第2921510號公報(圖1等)[OO31] 專利文獻(xiàn)2 :特開2003-16794號公報(圖10等)

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種可實現(xiàn)顯示裝置小型化的移位寄存器等，以及提供一種低耗電電路。尤其，通過降低被施加于晶體管上的電壓，提高晶體管可靠性、使載置電路的顯示裝置的可靠性提高。進(jìn)一步，提供一種即使產(chǎn)生晶體管特性擾動，也可確保執(zhí)行位移動作的掃描電路。 為了實現(xiàn)上述目的，本發(fā)明的自舉電路(實施方式l)在將晶體管呈導(dǎo)通狀態(tài)的柵極電壓作為導(dǎo)通電壓，將晶體管呈截止?fàn)顟B(tài)的柵極電壓作為截止電壓時，利用輸出用晶體管的柵極/漏極之間的電容，在該輸出用晶體管上施加電源電壓范圍外的導(dǎo)通電壓，其特征在于，具有控制機(jī)構(gòu)，其除在上述輸出用晶體管上施加導(dǎo)通電壓時之外，將截止電壓持續(xù)施加在該輸出用晶體管上，上述控制機(jī)構(gòu)在輸出晶體管的柵極電極上施加截止電壓的至少兩個以上串聯(lián)連接的晶體管；和電壓供給機(jī)構(gòu)，在上述多個晶體管之間的連接點上施加電壓，該電壓使得漏極/源極之間電壓在電源電壓的范圍內(nèi)。 在本發(fā)明中，因為具有控制機(jī)構(gòu)，其除在上述輸出用晶體管上施加導(dǎo)通電壓時之外，將截止電壓持續(xù)施加在該輸出用晶體管上，從而因為輸出用晶體管在除被施加導(dǎo)通電壓時以外還繼續(xù)被施加截止電壓，所以柵極不會變成懸浮狀態(tài)。這樣，動作穩(wěn)定化且沒有形成柵/源電容的必要。另外，因為控制機(jī)構(gòu)具有在輸出晶體管的柵極電極上施加截止電壓的至少兩個以上串聯(lián)連接的晶體管，控制機(jī)構(gòu)具備電壓供給機(jī)構(gòu)，其在上述多個晶體管之間的連接點上施加使漏極/源極之間的電壓在電源電壓范圍內(nèi)的電壓，所以防止在晶體管的漏極/源極之間施加電源電壓以上的電壓。另外，電源電壓的范圍外的導(dǎo)通電壓是指輸出用晶體管為N溝道型時超出電源電壓的上限的導(dǎo)通電壓，及輸出用晶體管為P溝道型時超出電源電壓的下限的導(dǎo)通電壓。 有關(guān)本發(fā)明的移位寄存器含有本發(fā)明的自舉電路，從前級輸入數(shù)據(jù)信號，延遲一定時間并將該數(shù)據(jù)信號從上述輸出用晶體管輸出至后級的移位寄存器。通過采用本發(fā)明的自舉電路，可以構(gòu)成小型化、晶體管電壓施加低、可進(jìn)行穩(wěn)定的自舉操作的移位寄存器。
在本發(fā)明的移位寄存器(實施方式l)中，上述數(shù)據(jù)信號由第1及第2電平電壓構(gòu)成，上述輸出用晶體管在被施加電源電壓范圍外的導(dǎo)通電壓時，輸出上述第2電平電壓，上述控制機(jī)構(gòu)具有由上述多個晶體管所形成的第1控制用晶體管和第2、第3控制用晶體管，所述第2控制用晶體管，在從前級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，并在所述第1控制用晶體管上施加截止電壓，在從前級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時截止，并維持在所述第1控制用晶體管上所施加的截止電壓或?qū)妷海?所述第3控制用晶體管，在從后級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，并在所述第1控制用晶體管上施加導(dǎo)通電壓，在從所述后級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第1電平電壓時截止，并維持在所述第1控制用晶體管上所施加的導(dǎo)通電壓或截止電壓，所述第l控制用晶體管被施加導(dǎo)通電壓時導(dǎo)通，并在所述輸出用晶體管上施加截止電壓，在被施加截止電壓時截止，并維持在所述輸出用晶體管上所施加的導(dǎo)通電壓或截止電壓。 移位寄存器，從前級的移位寄存器輸入數(shù)據(jù)信號(第1電平電壓或第2電平電壓)，延遲一定時間后將該數(shù)據(jù)信號從輸出用晶體管向后級輸出。其中，如果從前級的移位寄存器輸出第2電平電壓，則第2控制用晶體管導(dǎo)通而將導(dǎo)通電壓施加在第1控制用晶體管上。如果這樣，第l控制用晶體管截止從而維持輸出用晶體管上所施加的導(dǎo)通電壓或截止電壓。另一方面，如果從前級輸出第2電平電壓前級，則通過一定時間后對輸出用晶體管施加導(dǎo)通電壓，將第2電平電壓從輸出用晶體管輸出至后級的移位寄存器。如果再過一定時間后，將第2電平電壓從后級的移位寄存器輸出，則第3控制用晶體管導(dǎo)通，從而將導(dǎo)通電壓施加在第1控制用晶體管上。于是第1控制用晶體管導(dǎo)通而將截止電壓施加于輸出用晶體管上。接著，從后級及前級的移位寄存器輸出第l電平電壓，第1至第3控制用晶體管也截止，維持輸出用晶體管上施加的截止電壓。因此，因為只有持續(xù)這種狀態(tài)，才會繼續(xù)向輸出用晶體管施加截止電壓，所以輸出用晶體管的柵極不會處于懸浮狀態(tài)。
本發(fā)明的移位寄存器(實施方式l)中，上述電壓供給機(jī)構(gòu)進(jìn)一步具有第4控制用晶體管Tr8，上述第4控制用晶體管是通過與上述輸出用晶體管同時導(dǎo)通，將上述電源電壓范圍內(nèi)的電壓施加于上述多個晶體管之間的連接點上的器件。此時，第l控制用晶體管的源極/漏極之間所施加的電壓可以降低(例如，不用施加電源電壓范圍外的電壓)。
本發(fā)明的移位寄存器(實施方式2)是上述輸出用晶體管由被施加電源電壓范圍外的導(dǎo)通電壓時，輸出上述第2電平電壓的多個晶體管(Tr7、Trl0)形成的器件。此時，因為晶體管配置自由度增加，故布局設(shè)置變得容易。 本發(fā)明的移位寄存器(實施方式3)，在上述輸出用晶體管輸出上述數(shù)據(jù)信號的輸出端子處連接上述多個晶體管的連接點。此時，不用添加新的晶體管，就可防止電源電壓范圍外的電壓被施加在第1控制用晶體管的源極/漏極之間。 本發(fā)明的移位寄存器(實施方式4及實施方式7)，還具有在將上述輸出用晶體管作為第1輸出用晶體管時，源極/漏極與該第1輸出用晶體管串聯(lián)連接的第2輸出用晶體管，所述第2控制用晶體管，在從所述前級輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，并將截止電壓施加于所述第2輸出用晶體管上，從所述前級輸入的所述數(shù)據(jù)信號為所述第l電平電壓時截止，并維持在所述第2輸出用晶體管上所施加的導(dǎo)通電壓或截止電壓，所述第3控制用晶體管，在從所述后級輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，并在所述第2輸出用晶體管上施加導(dǎo)通電壓，在從所述后級輸入的所述數(shù)據(jù)信號為所述第1電平電壓時截止，并維持在所述第2輸出用晶體管上所施加的導(dǎo)通電壓或截止電壓，所述第2輸出用晶體管，在被施加導(dǎo)通電壓時導(dǎo)通，并且所述第1輸出用晶體管在輸出所述數(shù)據(jù)信號的輸出端子上施加第1電平電壓，在被施加截止電壓時截止，并維持在所述輸出端子上施加的所述數(shù)據(jù)信號的電壓。此時，因為輸出端子也不會處于懸浮狀態(tài)，故工作進(jìn)一步穩(wěn)定化。 在本發(fā)明的移位寄存器(實施方式5)中，上述第3控制用晶體管采用時鐘信號，代替從上述后級輸入的上述數(shù)據(jù)信號。如果采用時鐘信號，與采用數(shù)據(jù)信號時相比，可以縮短第3控制用晶體管的截止時間。因此，第3控制用晶體管的漏電影響減少，故工作更加穩(wěn)定化。 本發(fā)明的移位寄存器(實施方式6)還包括將前級移位寄存器的輸出用晶體管的柵極電壓施加至柵極的第1輸入用晶體管(Tr3)、及將時鐘信號施加至柵極的第2輸入用晶體管(Trll)，在上述第1及第2晶體管也同時導(dǎo)通時，將導(dǎo)通電壓施加給本級的上述輸出用晶體管。該結(jié)構(gòu)的移位寄存器因為在第l輸入用晶體管上施加電源電壓范圍外的柵極電壓，從外部輸入電壓電平穩(wěn)定的時鐘信號至第2輸入用晶體管，所以縱然發(fā)生晶體管特性擾動，也可抑制輸出振幅降低而防止運行不良。 本發(fā)明的移位寄存器(實施方式6)，是具有在柵極施加前級輸出用晶體管的柵極電壓的第1輸入用晶體管，及在柵極施加時鐘信號的第2輸入用晶體管，以替代上述第2控制用晶體管，在上述第1及第2晶體管同時導(dǎo)通時，在上述第1控制用晶體管上施加截止電壓，在上述第1及第2晶體管的至少一個截止時，維持上述第1控制用晶體管上所施加的截
10止電壓或?qū)妷?。根?jù)這種結(jié)構(gòu)的移位寄存器，也可以和權(quán)利要求2記載的移位存儲器相同的方式工作。 本發(fā)明的移位寄存器(實施方式8)還包括抑制上述輸出用晶體管柵極電壓擾動的電容器。此時，因為抑制上述輸出用晶體管柵極電壓的擾動，故工作更加穩(wěn)定化。另外，可降低晶體管柵極/漏極之間所施加的電壓。 本發(fā)明的自舉電路，在將晶體管導(dǎo)通的柵極電壓作為導(dǎo)通電壓，晶體管截止的柵極電壓作為截止電壓時，利用輸出用晶體管的柵極/漏極之間的電容，在該輸出用晶體管上施加電源電壓范圍外的導(dǎo)通電壓，其特征在于，包括被施加電源電壓范圍外的導(dǎo)通電壓的第1輸入用晶體管，和在柵極施加時鐘信號的第2輸入用晶體管，在上述第1及第2輸入用晶體管同時導(dǎo)通時，將導(dǎo)通電壓施加于本級的上述輸出用晶體管上。 本發(fā)明的移位存儲器的特征在于，含有上述自舉電路，從前級的移位寄存器輸入前級的移位寄存器的輸出晶體管的柵極電壓，在延遲一定時間之后，將該數(shù)據(jù)信號從上述輸出用晶體管向后級輸出。 本發(fā)明的自舉電路(實施方式6)，在將晶體管導(dǎo)通的柵極電壓作為導(dǎo)通電壓，將晶體管截止的柵極電壓作為截止電壓時，利用輸出用晶體管的柵極/漏極之間的電容，在該輸出用晶體管上施加電源電壓范圍外的導(dǎo)通電壓，其特征在于，包括施加電源電壓范圍外的導(dǎo)通電壓的第1輸入用晶體管和在柵極施加時鐘信號的第2輸入用晶體管，在上述第1及第2輸入用晶體管同時導(dǎo)通時，將導(dǎo)通電壓施加于本級的上述輸出用晶體管上。
在第1輸入用晶體管上施加電源電壓范圍外的導(dǎo)通電壓，在第2輸入用晶體管上，從外部施加電壓電平穩(wěn)定的時鐘信號。因此，即使晶體管特性存在擾動，因為可以導(dǎo)通，所以可以抑制輸出振幅的降低。換言之，其為難以受到晶體管特性擾動的影響的電路。
本發(fā)明的移位存儲器含有上述自舉電路，從前級的移位寄存器輸入前級的移位寄存器的輸出晶體管的柵極電壓，在延遲一定時間之后，將該數(shù)據(jù)信號從上述輸出用晶體管向后級的移位寄存器輸出。通過采用本發(fā)明的自舉電路，可以構(gòu)成小型化且免招晶體管特性擾動影響、可進(jìn)行自舉操作的移位寄存器。 在本發(fā)明的移位寄存器中，上述數(shù)據(jù)信號由第1及第2電平電壓構(gòu)成，上述輸出用晶體管在被施加電源電壓范圍外的導(dǎo)通電壓時，輸出上述第2電平電壓，上述控制機(jī)構(gòu)具有第1控制用晶體管和第2、第3控制用晶體管，上述第2控制用晶體管，在從上述前級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并在上述第1控制用晶體管上施加截止電壓，在從上述前級輸入的上述數(shù)據(jù)信號為上述第1電平電壓時截止，并維持在上述第1控制用晶體管上施加的截止電壓或?qū)妷海鲜龅?控制用晶體管在從上述后級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，在上述第1控制用晶體管上施加導(dǎo)通電壓，在從上述后級輸入的上述數(shù)據(jù)信號為上述第1電平電壓時截止，并維持上述第l控制用晶體管上所施加的導(dǎo)通電壓或截止電壓，上述第1控制用晶體管在被施加導(dǎo)通電壓時導(dǎo)通，在上述輸出用晶體管上施加截止電壓，在被施加截止電壓時截止，并維持施加于上述輸出用晶體管上的導(dǎo)通電壓或截止電壓。 移位寄存器從前級輸入數(shù)據(jù)信號(第1電平電壓或第2電平電壓)，延遲一定時間后將該數(shù)據(jù)信號從輸出用晶體管向后級輸出。其中，如果從前級輸出第2電平電壓，則第2控制用晶體管導(dǎo)通而在第1控制用晶體管上施加截止電壓。于是，第1控制用晶體管截止從而維持輸出用晶體管上所施加的導(dǎo)通電壓或截止電壓。另一方面，如果從前級輸出第2電平電壓，在一定時間之后，在輸出用晶體管上施加導(dǎo)通電壓，則從輸出用晶體管向后級輸出第2電平電壓。如果進(jìn)一步隔一定時間后，從后級輸出第2電平電壓，則第3控制用晶體管導(dǎo)通，從而將導(dǎo)通電壓施加在第l控制用晶體管。于是，第l控制用晶體管導(dǎo)通從而將截止電壓施加于輸出用晶體管上。然后，從后級及前級輸出第1電平電壓，第1 第3控制用晶體管也截止，并維持輸出用晶體管上所施加的截止電壓。因此，只有持續(xù)這個狀態(tài)，輸出用晶體管才繼續(xù)被施加截止電壓，所以輸出用晶體管的柵極不會處于懸浮狀態(tài)。
在本發(fā)明的移位寄存器中，上述第l控制用晶體管由源極/漏極串聯(lián)連接的多個晶體管形成，上述控制機(jī)構(gòu)進(jìn)一步具有第4控制用晶體管(Tr8)，上述第4控制用晶體管通過與上述輸出用晶體管同時導(dǎo)通，將上述電源電壓范圍內(nèi)的電壓施加至上述多個晶體管的連接點上。此時，第l控制用晶體管的源極/漏極之間所施加的電壓可以降低(例如，不用施加電源電壓范圍外的電壓)。 在本發(fā)明的移位寄存器中，上述輸出用晶體管由在被施加電源電壓范圍外的導(dǎo)通電壓時輸出上述第2電平電壓的多個晶體管(Tr7、Trl0)形成。此時，因為晶體管配置自由度增加，故布局設(shè)置變?nèi)菀住?在本發(fā)明的移位寄存器中，上述第l控制用晶體管由源極/漏極串聯(lián)連接的多個晶體管形成，上述輸出用晶體管在輸出上述數(shù)據(jù)信號的輸出端子處，連接上述多個晶體管的連接點。此時，不用添加新的晶體管，就可防止電源電壓范圍外的電壓被施加在第l控制用晶體管的源極/漏極之間。 本發(fā)明的移位寄存器在將上述輸出用晶體管作為第1輸出用晶體管時，進(jìn)一步具有在該第l輸出用晶體管的源極/漏極串聯(lián)連接的第2輸出用晶體管(Tr6)。上述第2控制用晶體管在從上述前級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并將截止電壓施加在上述第2輸出用晶體管上，在從上述前級輸入的上述數(shù)據(jù)信號為上述第1電平電壓時截止，并維持在上述第2輸出用晶體管上施加的截止電壓或?qū)妷海鲜龅?控制用晶體管在上述后級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并在上述第2輸出用晶體管上施加導(dǎo)通電壓，上述后級輸入的上述數(shù)據(jù)信號在為上述第1電平電壓時截止，并維持在上述第2輸出用晶體管上施加的導(dǎo)通電壓或截止電壓，上述第2輸出用晶體管在被施加導(dǎo)通電壓時導(dǎo)通，并且上述第l輸出用晶體管在輸出上述數(shù)據(jù)信號的輸出端子上施加第1電平電壓，被施加截止電壓時截止，并維持在上述輸出端子上施加的上述數(shù)據(jù)信號的電壓。此時，因為輸出端子也不會處于懸浮狀態(tài)，故工作進(jìn)一步穩(wěn)定化。 在本發(fā)明的移位寄存器中，上述第3控制用晶體管采用時鐘信號，以代替從上述后級輸入的上述數(shù)據(jù)信號。如果采用時鐘信號，與采用數(shù)據(jù)信號時相比，可以縮短第3控制用晶體管的截止時間。因此，第3控制用晶體管漏電影響減少，故工作更進(jìn)一步穩(wěn)定化。
在本發(fā)明的移位寄存器中，具有在柵極施加前級輸出用晶體管的柵極電壓的第1輸入用晶體管，及在柵極施加時鐘信號的第2輸入用晶體管，以替代上述第2控制用晶體管，在上述第1及第2晶體管同時導(dǎo)通時，在上述第1控制用晶體管上施加截止電壓，在上述第1及第2晶體管中至少一個截止時，維持上述第1控制用晶體管上所施加的截止電壓或?qū)妷骸?本發(fā)明的移位寄存器進(jìn)一步包括抑制上述輸出用晶體管柵極電壓擾動的電容器。此時，因為抑制上述輸出用晶體管柵極電壓的擾動，故工作進(jìn)一步穩(wěn)定化。 本發(fā)明的自舉電路(實施方式9)的特征在于，在上述第1或第2輸入晶體管與輸
出晶體管的柵極電極之間連接第5控制晶體管(晶體管Trl2)。第5控制晶體管因為在上
述輸出晶體管的柵極上施加電源電壓范圍外的導(dǎo)通電壓時截止，所以上述輸出晶體管的柵
極被施加電源電壓范圍外的電壓，但在上述第1或第2輸入晶體管側(cè)只施加電源電壓范圍
內(nèi)的電壓。因此，晶體管的柵極/漏極之間或柵極/源極之間所施加的電壓降低。 本發(fā)明的移位寄存器含有上述自舉電路，從前級移位寄存器輸入數(shù)據(jù)信號，延遲
一定時間并將該數(shù)據(jù)信號從上述輸出用晶體管輸出至后級的移位寄存器。通過采用本發(fā)明
的自舉電路，可以構(gòu)成小型化、晶體管施加電壓低、不受晶體管特性擾動影響而可穩(wěn)定進(jìn)行
自舉動作的移位寄存器。 本發(fā)明的移位寄存器是，在上述移位寄存器中，上述數(shù)據(jù)信號由第1及第2電平電壓構(gòu)成，上述輸出用晶體管在被施加電源電壓范圍外的導(dǎo)通電壓時，輸出上述第2電平電壓，上述控制機(jī)構(gòu)具有第1控制用晶體管和第2、第3控制用晶體管，上述第2控制用晶體管在從上述前級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并在上述第1控制用晶體管上施加截止電壓，在上述前級輸入的上述數(shù)據(jù)信號為上述第1電平電壓時截止，并維持在上述第1控制用晶體管上施加的截止電壓或?qū)妷?，上述?控制用晶體管在從上述后級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并在上述第1控制用晶體管上施加導(dǎo)通電壓，在從上述后級輸入的上述數(shù)據(jù)信號在為上述第1電平電壓時截止，并維持在上述第1控制用晶體管上施加的導(dǎo)通電壓或截止電壓，上述第1控制用晶體管在被施加導(dǎo)通電壓時導(dǎo)通，并在上述輸出用晶體管上施加截止電壓，在被施加截止電壓時截止，并維持在上述輸出用晶體管上施加的截止電壓或?qū)妷骸?移位寄存器從前級輸入數(shù)據(jù)信號(第1電平電壓或第2電平電壓)，延遲一定時間后將該數(shù)據(jù)信號從輸出用晶體管向后級輸出。其中，如果從前級輸出第2電平電壓，則第2控制用晶體管導(dǎo)通而將截止電壓施加在第1控制用晶體管上。于是，第1控制用晶體管截止，從而維持輸出用晶體管上所施加的導(dǎo)通電壓或截止電壓。另一方面，如果第2電平電壓從前級輸出，則一定時間后在輸出用晶體管上施加導(dǎo)通電壓，從而從輸出用晶體管將第2電平電壓輸出至后級。再隔一定時間后，如果從后級輸出第2電平電壓，則第3控制用晶體管導(dǎo)通，從而將導(dǎo)通電壓施加至第1控制用晶體管。于是，第1控制用晶體管導(dǎo)通，從而將截止電壓施加至輸出用晶體管。接著，后級及前級移位寄存器來的第1電平電壓被輸出，第1至第3控制用晶體管也截止，維持輸出用晶體管上施加的截止電壓。因此，因為只有持續(xù)這種狀態(tài)，輸出用晶體管的截止電壓才繼續(xù)被施加，所以輸出用晶體管的柵極不會處于懸浮狀態(tài)。 本發(fā)明的移位寄存器是，在上述移位寄存器中，上述輸出用晶體管由被施加電源電壓范圍外的導(dǎo)通電壓時輸出上述第2電平電壓的多個晶體管(Tr7、 TrlO)形成的器件。此時，因為晶體管配置自由度增加，故布局設(shè)置變得容易。 本發(fā)明的移位寄存器是，在上述移位寄存器中，進(jìn)一步包括在將上述輸出用晶體管作為第1輸出用晶體管時，源極/漏極與該第1輸出用晶體管串聯(lián)連接的第2輸出用晶體管(Tr6)。上述第2控制用晶體管在從上述前級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并將截止電壓施加于上述第2輸出用晶體管上，在從上述前級輸入的上述數(shù)據(jù)信號為上述第l電平電壓時截止，并維持在第2輸出用晶體管上施加的截止電壓或?qū)妷海?上述第3控制用晶體管在從上述后級輸入的上述數(shù)據(jù)信號為上述第2電平電壓時導(dǎo)通，并 在上述第2輸出用晶體管上施加導(dǎo)通電壓，在從上述后級輸入的上述數(shù)據(jù)信號為上述第1 電平電壓時截止，并維持在上述第2輸出用晶體管上施加的導(dǎo)通電壓或截止電壓，上述第2 輸出用晶體管在被施加導(dǎo)通電壓時導(dǎo)通，并且上述第1輸出用晶體管在輸出上述數(shù)據(jù)信號 的輸出端子施加第1電平電壓，在被施加截止電壓時截止，并維持在上述輸出端子上施加 的上述數(shù)據(jù)信號的電壓。此時，因為輸出端子也不會處于懸浮狀態(tài)，故工作進(jìn)一步穩(wěn)定化。
本發(fā)明的移位寄存器是，在上述移位寄存器中，上述第3控制用晶體管采用時鐘 信號，以代替從上述后級輸入的上述數(shù)據(jù)信號。如果采用時鐘信號，與采用數(shù)據(jù)信號時相 比，可以縮短第3控制用晶體管的截止時間。因此，第3控制用晶體管漏電流減少，故工作 更進(jìn)一步穩(wěn)定化。 本發(fā)明的移位寄存器是，在上述移位寄存器中，具有在柵極施加前級輸出用晶體 管的柵極電壓的第1輸入用晶體管，及在柵極施加時鐘信號的第2輸入用晶體管，以替代上 述第2控制用晶體管，在上述第1及第2晶體管同時導(dǎo)通時，在上述第1控制用晶體管施加 截止電壓，在上述第1及第2晶體管的至少一個截止時，維持上述第1控制用晶體管上所施 加的截止電壓或?qū)妷骸?本發(fā)明的移位寄存器是，在上述移位寄存器中，進(jìn)一步包括抑制上述輸出用晶體 管柵極電壓擾動的電容器。此時，因為抑制上述輸出用晶體管柵極電壓的擾動，故工作進(jìn)一 步穩(wěn)定化。 本發(fā)明的移位寄存器是，在上述移位寄存器中，構(gòu)成電路的上述晶體管為薄膜晶 體管。薄膜晶體管的材料從載流子移動性考慮最好為多晶硅，但如果不考慮載流子移動性 的問題，也可以是非晶硅或有機(jī)物。 本發(fā)明的掃描電路采用本發(fā)明的移位寄存器。掃描電路為例如柵極線驅(qū)動電路或 源極線驅(qū)動電路等。本發(fā)明的顯示裝置采用本發(fā)明的掃描電路。顯示裝置為例如液晶顯示 器或EL顯示器等。 本發(fā)明的移位寄存器可以在雙方向進(jìn)行掃描。例如在用于柵極線驅(qū)動回路的顯示
裝置的場合，即使在使裝置上下反轉(zhuǎn)時，也可以得到和沒有同樣反轉(zhuǎn)時相同的顯示。 根據(jù)本發(fā)明，因為無需使輸出晶體管柵極電極具有大容量的存儲電容，并且電流
也不會從正電源側(cè)(高電平)經(jīng)晶體管流向負(fù)電源側(cè)(低電平)，所以可以降低耗電。結(jié)
果，將本發(fā)明的移位寄存器用于顯示裝置時，可以降低裝置的耗電。 第2效果是，因為可無需大容量的存儲電容，故電路可小型化。這樣，將本發(fā)明的 移位存儲器適用于顯示裝置時，可以適用于圖像分辨率高的顯示裝置。 第3效果是，由于可以降低晶體管源極/漏極之間、柵極/源極之間、柵極/漏極 之間所施加的電壓，可使晶體管的可靠性提高。這樣，在用于顯示裝置等時，可使裝置的可 靠性提高。 第4效果是，即使在存在晶體管特性擾動時，也可抑制輸出振幅的降低。因此，可 以抑制在構(gòu)成掃描電路時，級數(shù)每進(jìn)一級振幅降低加重而最終不能完成移位動作的運行故 障。另外，用于顯示裝置等時，因為抑制運行故障，故可提高裝置的可靠性。
1

圖1為表示液晶顯示裝置的框圖。 圖2為表示本發(fā)明實施方式1的掃描電路的框圖。 圖3為表示本發(fā)明實施方式1的移位寄存器的電路圖。 圖4為表示本發(fā)明實施方式1的移位寄存器的動作的時序圖。 圖5為表示本發(fā)明實施方式2的掃描電路的框圖。 圖6為表示本發(fā)明實施方式2的移位寄存器的電路圖。 圖7為表示本發(fā)明實施方式3的移位寄存器的電路圖。 圖8為表示本發(fā)明實施方式4的移位寄存器的電路圖。 圖9為表示本發(fā)明實施方式5的掃描電路的框圖。 圖10為表示本發(fā)明實施方式5的移位寄存器的電路圖。 圖11為表示本發(fā)明實施方式5的移位寄存器的動作的時序圖。 圖12為表示本發(fā)明實施方式5的變形例的移位寄存器的動作的時序圖。 圖13為表示本發(fā)明實施方式5的變形例的移位寄存器的動作的時序圖。 圖14為表示本發(fā)明實施方式6的掃描電路的框圖。 圖15為表示本發(fā)明實施方式6的移位寄存器的電路圖。 圖16為表示本發(fā)明實施方式6的移位寄存器的動作的時序圖。 圖17為表示本發(fā)明實施方式7的移位寄存器的電路圖。 圖18為表示本發(fā)明實施方式8的移位寄存器的電路圖。 圖19為表示本發(fā)明實施方式9的移位寄存器的電路圖。 圖20為表示本發(fā)明實施方式9的移位寄存器的的動作的時序圖。 圖21為表示本發(fā)明實施方式10的掃描電路的框圖。 圖22為表示本發(fā)明實施方式10的移位寄存器的電路圖。 圖23A為表示本發(fā)明實施方式10的移位寄存器的動作的時序圖。 圖23B為表示本發(fā)明實施方式10的移位寄存器的動作的時序圖。 圖24為表示本發(fā)明實施方式11的移位寄存器的電路圖。 圖25為表示本發(fā)明實施方式11的變形例的掃描電路的框圖。 圖26為表示本發(fā)明實施方式11的變形例的移位寄存器的電路圖。 圖27為表示本發(fā)明實施方式11的變形例的移位寄存器的電路圖。 圖28為表示現(xiàn)有的移位寄存器結(jié)構(gòu)的電路圖。 圖29為表示現(xiàn)有的移位寄存器的動作時序圖。 圖30為采用P溝道型晶體管構(gòu)成現(xiàn)有的移位寄存器的電路圖。 圖31為表示現(xiàn)有的由P溝道型晶體管構(gòu)成移位寄存器的動作的時序圖。 圖32表示其他現(xiàn)有的移位寄存器結(jié)構(gòu)的電路圖。 圖33表示其他現(xiàn)有的移位寄存器動作的時序圖。 符號說明l-像素部；4-像素晶體管；5-像素存儲電容；6-像素電容；10、11、13、
15-2相時鐘型移位寄存器；12、14-4相時鐘型移位寄存器。
具體實施例方式
下面參照附圖，對本發(fā)明的實施方式進(jìn)行詳細(xì)說明。
(實施方式l) 如圖1所示，采用本發(fā)明實施方式的液晶顯示裝置具有像素部1、柵極線驅(qū)動電路
2、 源極線驅(qū)動電路3，上述像素部1、柵極線驅(qū)動電路2及源極線驅(qū)動電路3形成于同一塊玻璃基板上。 在上述像素部l中，形成相互正交的柵極線Gl Gn和源極線Sl Sm。在上述柵極線Gl Gn上，分別連接與上述柵極線驅(qū)動電路2對應(yīng)的端子。另外在上述源極線Sl Sm上，分別連接與上述源極線驅(qū)動電路3對應(yīng)的端子。另外，在上述像素部l內(nèi)的上述柵極線Gl Gn和上述源極線Sl Sm的各交點上，配置有由多晶硅晶體管即像素晶體管4、像素存儲電容5及由液晶形成的像素電容6構(gòu)成的像素電路。 上述柵極線驅(qū)動電路2由掃描電路構(gòu)成，上述掃描電路由像素晶體管4及采用同一制造工藝制作的晶體管構(gòu)成。垂直起始脈沖ST及時鐘信號從外部輸入至構(gòu)成上述柵極線驅(qū)動電路2的上述掃描電路，通過上述掃描電路使上述垂直起始脈沖信號ST與時鐘信號同步，從而輸出使每一級產(chǎn)生相移的輸出信號，從而與共用柵極線連接的像素電路成為導(dǎo)通狀態(tài)，向源極線輸出的視頻信號被取入至像素電路。 上述源極線驅(qū)動電路3由掃描電路、數(shù)據(jù)鎖存電路、D/A轉(zhuǎn)換器、模擬開關(guān)構(gòu)成，從
外部將水平起始脈沖、時鐘信號、視頻信號、模擬開關(guān)控制信號輸入至上述源極線驅(qū)動電路
3。 通常，上述模擬開關(guān)由像素晶體管4和由同一制造工藝制作的晶體管構(gòu)成，其他的電路由單晶硅IC構(gòu)成，上述IC被C0G (玻上芯片，chip on glass)裝載在玻璃基板上。 上述源極線驅(qū)動電路3的掃描電路使水平起始脈沖與時鐘信號同步，使每一級產(chǎn)生移位并輸出。上述數(shù)據(jù)鎖存電路，根據(jù)上述掃描電路的輸出對視頻信號進(jìn)行取樣并鎖存。所鎖存的視頻信號發(fā)送至上述D/A轉(zhuǎn)換器，而被轉(zhuǎn)換成模擬信號后，通過設(shè)置于各源極線的上述模擬開關(guān)輸出至源極線。 在顯示彩色的液晶顯示裝置中，通常將一個水平周期分成3份，按照R(紅色)、G(綠色)、B (藍(lán)色)的順序發(fā)送視頻信號，在經(jīng)過上述數(shù)據(jù)鎖存電路、上述D/A轉(zhuǎn)換器后，通過上述模擬開關(guān)進(jìn)行切換，在利用柵極線驅(qū)動電路2而形成導(dǎo)通狀態(tài)的像素電路中，讀入模擬視頻信號。 下面，圖2示出本發(fā)明實施方式相關(guān)的柵極線驅(qū)動電路2的掃描電路的結(jié)構(gòu)。圖2示出的柵極線驅(qū)動電路2的掃描電路中，從外部輸入兩個時鐘信號CL1、 CL2和垂直起始脈沖信號ST。 圖2示出的柵極線驅(qū)動電路2的掃描電路由串聯(lián)連接的多個移位寄存器10(SR1、SR2、SR3、SR4…)構(gòu)成。 第一級移位寄存器SR1中，將垂直起始脈沖信號ST輸入輸入端子IN，在第2級以后的寄存器SR2、SR3、SR4…中，將前級的輸出信號0UT輸入輸入端子IN。另外，在各移位寄存器10中，輸入兩個時鐘信號CL1、CL2。 第一級的移位寄存器SR1，根據(jù)時鐘信號CL1輸出使垂直起始脈沖信號ST產(chǎn)生相移的輸出信號0UT1。下一個移位寄存器SR2根據(jù)時鐘信號CL2輸出使上述移位寄存器SR1的輸出產(chǎn)生相移的輸出信號0UT2。接著，同樣與時鐘信號同步地使輸出產(chǎn)生相移，順次傳送垂直起始脈沖信號ST。 下面，在圖3中示出本發(fā)明實施方式1的移位寄存器SR1的內(nèi)部電路。在圖3中，盡管示出第一級的移位寄存器SR1，但是，之后的級的SR2、 SR3、 SR4…的結(jié)構(gòu)，只是輸入的信號被改變，而電路結(jié)構(gòu)和圖3的移位寄存器SR1相同。具體地來說，在移位寄存器SR2中，不再代替垂直起始脈沖信號ST，而是前級的輸出信號0UT1輸入輸入端子IN，時鐘信號CL2替換時鐘信號CL1，時鐘信號CL1替換時鐘信號CL2而輸入。以后的移位寄存器中，前級的輸出信號OUT輸入到輸入端子IN，每進(jìn)一級，時鐘信號都被替換并輸入。
圖3所示的移位寄存器SR1由8個P溝道型晶體管Trl Tr8構(gòu)成。晶體管Tr3在輸入端子IN輸入的垂直起始脈沖信號ST為低電平時導(dǎo)通，并將VSS電源電壓提供至節(jié)點N1。在VSS電源電壓和低電平電壓相同的情況，將從低電平上升閾值Vt的電壓提供給節(jié)點N1。其中，VSS電源電壓為與低電平相同的電壓，但是也可以是不同的電壓。另外，也可以用輸入到晶體管Tr3的柵極電極(輸入端子IN)的垂直起始脈沖信號ST替換VSS電源電壓。 晶體管Tr5，在來自后級移位寄存器SR2的輸出信號0UT2為低電平時導(dǎo)通，將從低電平上升閾值Vt的電壓提供給節(jié)點N3。晶體管Tr6在時鐘信號CL2為低電平時處于導(dǎo)通狀態(tài)，被供給作為輸出信號0UT1的高電平電壓(VDD電源電壓)。晶體管Tr7，在節(jié)點Nl電壓為低電壓(VSS+Vt或比低電平更低的自舉電壓)時成為導(dǎo)通狀態(tài)，被供給時鐘信號CL1的電壓，作為輸出信號0UT1。 因為驅(qū)動與移位寄存器SR1的輸出端子連接的電容性負(fù)載，晶體管Tr6、 Tr7的溝道寬度設(shè)定為比其他晶體管Trl Tr5大一位以上，以提高電流驅(qū)動能力。晶體管Tr4在垂直起始脈沖信號ST為低電平時成為導(dǎo)通狀態(tài)，將高電平電壓提供給節(jié)點N3。晶體管Trl、Tr2在節(jié)點N3的電壓為VSS+Vt時成為導(dǎo)通狀態(tài)，將高電平電壓提供給節(jié)點Nl。晶體管Tr8在節(jié)點N1的電壓為低電壓(VSS+Vt或比低電平更低的自舉電壓)時成為導(dǎo)通狀態(tài)，將作為輸出信號0UT1的電壓提供給晶體管Trl、Tr2的連接節(jié)點即節(jié)點N2。 利用晶體管Tr8，將輸出0UT1的電壓供給至節(jié)點N2，從而晶體管Trl、 Tr2的源極/漏極之間所施加的電壓變成電源電壓以下(=高電平和低電平的電壓差)。其他晶體管Tr3 Tr8的源極/漏極之間所施加的電壓由于在電源電壓以下，所以所有的晶體管Tr1 Tr8都滿足在電源電壓以下。 圖3所示的柵極線驅(qū)動電路2的掃描電路的電路結(jié)構(gòu)同樣也適用于圖l所示的源極線驅(qū)動電路3側(cè)的掃描電路。 下面對本發(fā)明實施方式1涉及的移位寄存器的動作進(jìn)行說明。圖4表示本發(fā)明實施方式1涉及的移位寄存器的動作的時序圖。圖4中，時鐘信號CL1、 CL2及垂直起始脈沖信號ST的高電平電壓為VDD，低電平電壓為VSS。 參照圖4對移位寄存器SR1的動作進(jìn)行說明。首先，在圖4的時刻tl，如果垂直起始脈沖信號ST成為低電平，則晶體管Tr3、Tr4成為導(dǎo)通狀態(tài)。于是，節(jié)點N1的電壓從垂直起始脈沖信號ST的低電平電壓變化成上升閾值Vt的電壓。另外，節(jié)點N3成為高電平。
此時，晶體管Tr7成為導(dǎo)通狀態(tài)，但由于時鐘信號CL1為高電平，所以輸出信號0UT1繼續(xù)維持高電平。另外，因為時鐘信號CL2為低電平，故也從晶體管Tr6方提供高電平電壓。
此后到時刻t2，時鐘信號CL1變成低電平。此時，由于晶體管Tr7的柵極/漏極電極及柵極/源極電極之間存在電容，故由于通過各自電容量產(chǎn)生的自舉效果，節(jié)點Nl的電壓從VSS+Vt下降至更低的電壓，從而變成比低電平更低的電壓。結(jié)果是，在晶體管Tr7的柵極/源極之間施加閾值電壓以上的電壓，晶體管Tr7繼續(xù)維持導(dǎo)通狀態(tài)，提供時鐘信號CL1的低電平電壓，作為輸出信號0UT1。 此后到時刻t3，后級輸出信號0UT2變成低電平。此時，晶體管Tr5成為導(dǎo)通狀態(tài)，節(jié)點N3的電壓由高電平電壓變化至超出低電平電壓Vt的電壓VSS+Vt 。結(jié)果，晶體管Tr 1 、Tr2成為導(dǎo)通狀態(tài)，節(jié)點Nl的電壓從低電平變至高電平。此時，晶體管Tr7的柵極/源極之間電壓差變成零，所以，晶體管Tr7成為非導(dǎo)通狀態(tài)。 時刻t3以后，因為時鐘信號CL2以一定周期被輸入至晶體管Tr6，故輸出信號0UT1維持高電平。另外，直到輸入下一低電平的垂直起始脈沖信號ST為止，節(jié)點N3的電壓根據(jù)晶體管Trl、Tr2的柵極電容而維持在VSS+Vt的電壓，所以，晶體管Trl、Tr2成為導(dǎo)通狀態(tài)。因此，節(jié)點Nl的電壓從輸入下一低電平的垂直起始脈沖信號ST的時刻t3到下一時刻tl為高電平電壓，所以，晶體管Tr7的柵極/源極之間電壓差設(shè)成零，所以，晶體管Tr7成為非導(dǎo)通狀態(tài)。 如上說明，在本發(fā)明的實施方式l中，在所有時亥lj，不存在電流從正電源(高電平)流至負(fù)電源(低電平)側(cè)的路徑，故形成了低耗電的電路。 以上對移位寄存器SR1的動作進(jìn)行了說明，但是對于除移位寄存器SR1之外的移位寄存器SR2、 SR3、 SR4，盡管被輸入的信號在變化，但是所有移位寄存器執(zhí)行同樣的動作。因此，利用移位寄存器，垂直起始脈沖信號ST依次相移并被輸出。
(實施方式2) 下面，在圖5中示出了本發(fā)明的實施方式2的掃描電路結(jié)構(gòu)，圖6示出了構(gòu)成上述掃描電路的移位寄存器結(jié)構(gòu)。 如圖5所示，本發(fā)明實施方式2的掃描電路由串聯(lián)連接的多個移位寄存器11構(gòu)成。如圖6所示，上述移位寄存器11在圖3所示的移位寄存器10的電路中的晶體管Tr6及Tr7的后級追加晶體管Tr9及TrlO。本發(fā)明實施方式2的特征在于，通過追加上述晶體管Tr9及TrlO，在輸出輸出信號OUTA (掃描輸出信號OUTA)的時刻，輸出向下一級傳送輸出的傳送輸出信號0UTB。另外，圖6示出的是第一級移位寄存器11的結(jié)構(gòu)，但第一級以后的移位寄存器11的結(jié)構(gòu)除了只改變所輸入的信號之外，電路的結(jié)構(gòu)和圖6所示的移位寄存器相同。 圖6中，晶體管Tr9的動作與晶體管Tr6相同，時鐘信號CL2為低電平時成為導(dǎo)通狀態(tài)，提供高電平的VDD電源電壓，作為傳送輸出信號0UTB。晶體管TrlO的動作與晶體管Tr7相同，在節(jié)點Nl的電壓為低電壓(VSS+Vt或比低電平更低的自舉電壓)時為導(dǎo)通狀態(tài)，提供時鐘信號CL1的電壓，作為傳送輸出信號0UTB。 如上述實施方式1所說明的那樣，由于需要驅(qū)動與輸出輸出信號0UT1的輸出端子連接的電容性負(fù)載，因此晶體管Tr6、Tr7比其他晶體管Trl Tr5的溝道寬度大一位以上。因此，晶體管的布局(layout)位置不得不位于輸出信號0UT1所輸出的輸出端子配線附近，布局自由度很低。另一方面，晶體管Tr9、 Tr10的晶體管尺寸無需象晶體管Tr6、 Tr7那樣大。這是因為在傳送輸出信號0UTB所輸出的輸出端子中，只與后級的晶體管Tr3、Tr4的柵極電極連接，因此上述輸出端子的負(fù)載比掃描輸出信號OUTA所輸出的輸出端子連接的負(fù) 載輕一些。另外，第2級以后的傳送輸出信號0UTB所輸出的輸出端子中，與后級的晶體管 Tr3、 Tr4和前級的晶體管Tr5的柵極電極連接。 晶體管Tr9、 TrlO的晶體管尺寸很小，故晶體管配置具有一定自由度，可容易地進(jìn) 行布局設(shè)計。本發(fā)明的實施方式2中，雖然另外增加晶體管Tr9、TrlO，但晶體管Tr9、Trl0 的晶體管尺寸(溝道寬度)可以很小。 輸入圖5所示的垂直起始脈沖信號ST的第一級的移位寄存器11后面的移位寄存 器ll，除了輸入的信號被改變之外，電路的結(jié)構(gòu)和圖6相同。與第一級移位寄存器11連接 的后級的移位寄存器11中，輸入端子IN中輸入的不再是垂直起始脈沖信號ST，而是前級的 傳送輸出信號0UTB，時鐘信號CL2替換時鐘信號CL1，時鐘信號CL1替換時鐘信號CL2而被 輸入。在后面的移位寄存器11中，被輸入前級的輸出信號0UTB，每進(jìn)一級，時鐘信號被替換 并輸入。(實施方式3) 下面，圖7示出本發(fā)明實施方式3的移位寄存器的結(jié)構(gòu)。由多個圖7所示移位寄 存器組合而成的掃描電路的結(jié)構(gòu)和圖2相同，其時序圖和圖4相同。 圖7所示本發(fā)明實施方式3的移位寄存器的特征在于，在圖3所示實施方式1的 移位寄存器電路結(jié)構(gòu)基礎(chǔ)上去掉晶體管Tr8，將節(jié)點N2與輸出輸出信號OUT的輸出端子直 接連接。 因此，根據(jù)圖7所示的本發(fā)明的實施方式3，與圖2所示實施方式1的移位寄存器 比較，具有可減少晶體管總數(shù)，及可實現(xiàn)電路小型化這樣的優(yōu)點。本發(fā)明實施方式3的移位 寄存器的動作基于圖4的時序圖進(jìn)行。 另外，圖7盡管示出本發(fā)明實施方式3中第一級移位寄存器11的結(jié)構(gòu)，但是，與該 第一級移位寄存器11連接的后級移位寄存器11的電路結(jié)構(gòu)除了輸入的信號被改變外，其 余的和圖7相同。在與該第一級移位寄存器11連接的后級移位寄存器中，在其輸入端子IN 輸入的不再是垂直起始脈沖信號ST，而是從前級移位寄存器11輸出的輸出信號0UT1 ，分別 用時鐘信號C2替換時鐘信號Cl，用時鐘信號Cl替換時鐘信號C2并輸入。上述后級移位寄 存器11是將前級的輸出OUT輸入輸入端子IN，每進(jìn)一級，替換時鐘信號并輸入。
(實施方式4) 下面，圖8示出本發(fā)明實施方式4的移位寄存器的結(jié)構(gòu)。由多個圖8所示本發(fā)明實 施方式4的移位寄存器組合而成的掃描電路的結(jié)構(gòu)和圖2相同，其時序圖和圖4相同。圖8 示出改變圖2所示的移位寄存器SR2的本發(fā)明實施方式4的第一級移位寄存器的結(jié)構(gòu)。與 上述移位寄存器連接的后級移位寄存器除了輸入信號被改變之外，電路結(jié)構(gòu)和圖8相同。 具體地講，圖8所示的移位寄存器10中，替代垂直起始脈沖信號ST，將從前級移位寄存器輸 出的輸出信號0UT1輸入到輸入端子IN，分別用時鐘信號C2替換時鐘信號Cl、用時鐘信號 Cl替換時鐘信號C2并輸入。后級的移位寄存器將從前級移位寄存器輸出的輸出信號OUT 輸入到輸入端子IN，每進(jìn)一級，替換時鐘信號并輸入。 圖7所示實施方式3的移位寄存器的晶體管Trl的柵極電極與節(jié)點N3連接，與此 相對的是，本發(fā)明實施方式4的移位寄存器使時鐘信號CL2輸入晶體管Trl的柵極電極。而 且，與將時鐘信號CL2輸入到圖7所示實施方式3的晶體管Tr6的柵極電極相對的是，本發(fā)
19明實施方式4的移位寄存器將晶體管Tr6的柵極電極連接在與晶體管Tr4的漏極電極連接 的節(jié)點N3上。 因此，在本發(fā)明實施方式4的移位寄存器中，縱然時鐘信號CL2處于高電平而晶體 管Trl為非導(dǎo)通狀態(tài)時，晶體管Tr6也成為導(dǎo)通狀態(tài)，所以在從圖4中的時刻t3到下一時 刻tl的節(jié)點N2中，處于供給高電平信號的狀態(tài)。因此，在經(jīng)由晶體管Tr2的節(jié)點Nl中也 處于供給高電平信號的狀態(tài)。另外，因為處于利用驅(qū)動能力高的晶體管Tr6，供給高電平信 號的狀態(tài)，所以和實施方式1比較，連接于節(jié)點Nl的晶體管Tr7能夠成為由更低阻抗驅(qū)動 的狀態(tài)。如果晶體管Trl和晶體管Tr6的雙方的柵極電極都與節(jié)點N3連接，則可以以低阻 抗驅(qū)動與節(jié)點Nl連接的晶體管Tr7。 另外，在本發(fā)明的實施方式3及實施方式4中，采用從連接晶體管Trl的漏極電極 和晶體管Tr6的漏極電極的節(jié)點N2輸出輸出信號OUT的結(jié)構(gòu)，從而如果將節(jié)點N3的高電 平信號提供給晶體管Trl的柵極電極或晶體管Tr6的柵極電極中的至少任何一個，則在節(jié) 點Nl，能夠形成從時刻t3至下一時刻tl將高電平信號供給至節(jié)點Nl的狀態(tài)。
(實施方式5) 下面，在圖10中示出本發(fā)明實施方式5的移位寄存器的結(jié)構(gòu)。圖9示出多個圖10 所示本發(fā)明實施方式5的移位寄存器組合而成的掃描電路的結(jié)構(gòu)。圖11為本發(fā)明實施方 式5的掃描電路的動作時序圖。圖10所示本發(fā)明實施方式5的移位寄存器12為與圖9所 示掃描電路中第一級移位寄存器SR1對應(yīng)的部件。除圖9所示的第一級移位寄存器SR1之 外的后級移位寄存器SR2、 SR3…的結(jié)構(gòu)和圖IO所示移位寄存器12的結(jié)構(gòu)相同，只是輸入 輸出信號不同。第一級移位寄存器12連接的下一級移位寄存器SR2，輸入輸入端子IN的不 是垂直起始脈沖信號ST，而是從前級移位寄存器SR1輸出的輸出信號0UT1，分別用時鐘信 號C2替換時鐘信號Cl、用時鐘信號C3替換時鐘信號C2并輸入。上述移位寄存器SR2后面 的移位寄存器SR3、SR4…中，前級移位寄存器所輸出的輸出信號OUT輸入到輸入端子IN，每 進(jìn)一級，被輸入相位進(jìn)一的時鐘信號。 在圖2所示的實施方式1中，在掃描電路的移位寄存器中輸入兩個時鐘信號CL1、 CL2，但是，在圖9所示的實施方式5中，將4個時鐘信號CL1、 CL2、 CL3、 CL4輸入到掃描電 路的移位寄存器4中。另外，如圖3所示的實施方式中，不但將從下一級的移位寄存器SR2 輸出的輸出信號0UT2輸入到第一級移位寄存器SR1的晶體管Tr5中，而且在圖10所示的 實施方式5的第一級移位寄存器的晶體管Tr5中輸入時鐘信號CL2。 圖3所示的移位寄存器的晶體管Tr4、 Tr5的非導(dǎo)通狀態(tài)時的漏電流很大，則節(jié)點 N3的電壓從低電平緩緩上升，晶體管Trl、 Tr2變成非導(dǎo)通狀態(tài)。 與此相對的是，根據(jù)圖10所示實施方式5的結(jié)構(gòu)，因為在時鐘周期內(nèi)晶體管Tr5 成為導(dǎo)通狀態(tài)，所以，縱然晶體管Tr4、 Tr5的非導(dǎo)通狀態(tài)時的漏電流很大，也可以抑制晶體 管Trl、 Tr2處于非導(dǎo)通狀態(tài)。結(jié)果，從圖11的時刻t3到下一時刻tl，能夠形成始終將高 電平信號提供給節(jié)點Nl的狀態(tài)。 圖12表示用于使圖10所示的本發(fā)明實施方式5的移位寄存器動作的圖11所示 的時序圖的變化示例圖。圖12中所示的時序圖為用時鐘信號CL3替換時鐘信號CL2并輸 入到晶體管Tr5、Tr6時的時序圖。 圖12中，時鐘信號CL3在成為低電平的時刻，通過晶體管Tr5，使節(jié)點N3的電壓成為低電平。此時，因為晶體管Tr7從時刻t3到時刻t4為導(dǎo)通狀態(tài)，所以輸出高電平時鐘信
號CL1，作為輸出信號0UT1。但是，輸出信號0UT1的波形和圖11的波形相同。 在圖9所示的本發(fā)明實施方式5中，采用了 4個時鐘信號CL1、CL2、CL3、CL4，但是
也可以采用5個以上的時鐘信號，另外，也可以是3個時鐘信號。在本發(fā)明的實施方式5中，
采用3個時鐘信號時，本發(fā)明實施方式5的移位寄存器是圖IO所示的電路結(jié)構(gòu)，圖IO所示
移位寄存器基于圖13所示的時序圖進(jìn)行動作。(實施方式6) 下面，基于圖14及圖15對本發(fā)明的實施方式6進(jìn)行說明。本發(fā)明實施方式6的 掃描電路由圖14所示電路構(gòu)成，基于圖16所示的時序圖運行。如果以圖14所示移位寄存 器SR3為例進(jìn)行說明，構(gòu)成本發(fā)明實施方式6的掃描電路的移位寄存器由圖15所示電路構(gòu)成。
圖15所示本發(fā)明實施方式6的移位寄存器13(SR3)在晶體管Tr3上串聯(lián)連接晶 體管Trll，將前級移位寄存器SR2的節(jié)點Nl的信號輸入至晶體管Tr3的柵極電極，將時鐘 信號CL2輸入至晶體管Trll的柵極電極。 如圖16所示，在實施方式6中，晶體管Tr3從時刻t0到時刻t2為導(dǎo)通狀態(tài)，晶體 管Trll從時刻tl到時刻t2為導(dǎo)通狀態(tài)。因此，從時刻tl到時刻t2，因為將低電平信號提 供給節(jié)點Nl，所以實施方式6也可得到與如圖4所示時序圖中的輸出信號OUT同樣的輸出 信號0UT。 圖15所示的本發(fā)明實施方式6中，在圖3所示實施方式1涉及的移位寄存器的晶 體管Tr3中新連接晶體管Trll。在實施方式6中追加的晶體管Trll的晶體管尺寸(溝道 寬度)可以較小。在圖15所示的晶體管Tr3的柵極電極中輸入時鐘信號CL2，也可以是，在 圖15所示的晶體管Trll的柵極電極中，分別被輸入前級的移位寄存器的節(jié)點N1。
在現(xiàn)有例及實施方式1中，構(gòu)成為將來自前級移位寄存器的輸出信號輸入到下一 級的移位寄存器中。這種情況下，在產(chǎn)生晶體管特性擾動(閾值Vt大低驅(qū)動能力)時， 導(dǎo)致成為輸出信號OUT振幅降低的狀態(tài)。尤其，如果以圖28所示現(xiàn)有例作為例子的話，晶 體管TrlOl、 Trl04特性擾動的影響較大。換言之，所謂的輸出晶體管及用于在輸出晶體管 柵極上施加導(dǎo)通(ON)電壓的晶體管的影響較大。如果晶體管特性擾動，閾值變大，則晶體 管Trl04的柵極上所施加的電壓降低。于是，自舉之后的輸出晶體管的柵極電壓也同比下 降。此時，如果輸入晶體管特性比閾值還大，則不能輸出高電平輸出信號，振幅將降低。如 果輸出信號OUT振幅降低，則掃描電路中，級數(shù)每進(jìn)一級，輸出信號OUT的振幅降低的可能 性將增加。通過將振幅降低的信號輸入到下一級的晶體管Trlll的柵極電壓中，在晶體管 Trl14的柵極中輸入比前級還低的柵極電壓，晶體管Trl14的輸出也變成輸出比前級更低 的電壓。最終，晶體管不但不能導(dǎo)通，也不能進(jìn)行移位動作。 如圖28的現(xiàn)有例所示，在使用N溝道型晶體管的場合，通過降低高電平側(cè)電壓，從 而降低輸出信號OUT的振幅，但如果采用P溝道型晶體管的話，則相反的是在低電平側(cè)升高 電壓，從而降低輸出信號OUT的振幅。在圖32示出的現(xiàn)有例中，該晶體管為晶體管21及 24。 與此相對，在實施方式6中，將來自電壓比低電平更低的前級移位寄存器的節(jié)點 Nl的輸出信號輸入至晶體管Tr3，在晶體管Tr11中，從外部輸入電壓電平穩(wěn)定的時鐘信號。 所追加的晶體管Trll中，由于從外部輸入電壓電平穩(wěn)定的時鐘信號，故即使晶體管特性發(fā)生變化(閾值Vt較大)，相對晶體管Tr3，也可以施加穩(wěn)定的電壓。另外，在晶體管Tr3中， 因為施加比輸出信號OUT的電壓更低的柵極電壓，所以即使晶體管特性發(fā)生變化(閾值Vt 大)，也可以確保將從晶體管Trll提供的穩(wěn)定電壓供給至晶體管Tr7的柵極。因此，即使 采用輸入如現(xiàn)有例及實施方式1的輸出信號的晶體管所構(gòu)成的電路結(jié)構(gòu)，也可以向晶體管 Tr7的柵極供給低電壓，并可抑制由于晶體管特性擾動產(chǎn)生的輸出信號振幅降低。為此，縱 然形成掃描電路的情況下，也可防止移位動作不良。 在電路仿真的結(jié)果中，相對于實施方式l的電路，在電源電壓(高電平一低電平) 為16V時，實施方式6的電路結(jié)構(gòu)得到在晶體管閾值(Vt)大約2V動作范圍變大的結(jié)果。
另外，實施方式6的第一級移位寄存器SR1可以按如下方式改變。基于圖15進(jìn)行 說明，第一級移位寄存器SR1因為沒有前級的移位寄存器，因此不僅具有輸入端子IN1而且 具有輸入端子IN2，所以也可以在該兩個輸入端子IN1、 IN2中輸入同樣的垂直起始脈沖信 號ST。除第一級移位寄存器SR1夕卜，和圖15所示的移位寄存器SR3為相同的連接，每進(jìn)一 級，替換時鐘信號并輸入。另外也可以在晶體管Tr4中串聯(lián)插入晶體管，分別在各柵極電極 輸入時鐘信號CL2，及來自前級的移位寄存器節(jié)點Nl的輸出信號。
(實施方式7) 下面，參照圖17對本發(fā)明的實施方式7進(jìn)行說明。如圖2所示，本發(fā)明實施方式 7的掃描電路為由多個移位寄存器組合而成的結(jié)構(gòu)。本發(fā)明實施方式7相關(guān)的掃描電路基 于圖4的時序圖運行。圖17所示的本發(fā)明實施方式7的移位寄存器10具有與圖2中第一 級移位寄存器SR1對應(yīng)的電路結(jié)構(gòu)，并具有使節(jié)點N3的信號輸入到晶體管Tr6的柵極電極 的電路結(jié)構(gòu)。圖17所示第一級移位寄存器10以外的后級移位寄存器SR2、SR3…只輸入的 信號發(fā)生變化，此外本發(fā)明的實施方式7的后級移位寄存器SR2、SR3...構(gòu)筑為圖6所示的 電路結(jié)構(gòu)。在移位寄存器SR2中，在輸入端子IN中輸入的是前級移位寄存器SR1所輸出的 輸出信號0UT1，以替換垂直起始脈沖信號ST，用時鐘信號C2替換時鐘信號Cl、用時鐘信號 Cl替換時鐘信號C2并輸入。上述移位寄存器SR2的以后的移位寄存器SR3、SR4…，將來自 前級移位寄存器的輸出信號OUT輸入到輸入端子IN，每進(jìn)一級，替換時鐘信號并輸入。
圖17所示的實施方式7的移位寄存器10與圖3所示實施方式1的移位寄存器10 相比，因為輸入到晶體管Tr6的柵極電極的信號不同，所以晶體管Tr6的動作不同。
g卩，在圖3所示實施方式1中，晶體管Tr6的柵極電極由于輸入時鐘信號CL2，所以 時鐘信號CL2為低電平時，輸出高電平輸出信號0UT，但時鐘信號CL2為高電平時，輸出信號 OUT將處于懸浮狀態(tài)。 在液晶顯示裝置中，由于是形成有晶體管的玻璃基板和設(shè)有對向電極的對向基板 之間夾持有液晶的結(jié)構(gòu)，故在將輸出信號OUT輸出至液晶顯示裝置的柵極線的移位寄存器 的輸出端子中，形成對向電極通過電容連接的狀態(tài)。因此，如上所述，來自移位寄存器的輸 出信號OUT懸浮時，如果上述對向電極電壓變動，則上述輸出信號OUT的電壓也會變動。另
外，因為液晶顯示裝置柵極線和源極線之間也形成電容，所以在上述源極線電壓變動時，輸
出信號OUT的電壓也會變動。輸入上述液晶顯示裝置柵極線的輸出信號OUT的電壓，如果
根據(jù)對向電極及源極線電壓變動而變化的話，則本身須為非導(dǎo)通狀態(tài)的像素晶體管變成導(dǎo)
通狀態(tài)，在像素電路中寫入非正常信號，從而會產(chǎn)生不能正常顯示這樣的問題。 對此，根據(jù)圖17所示本發(fā)明的實施方式7，由于節(jié)點N3連接在晶體管Tr6的柵極電極上，從圖4的時序圖的時刻t3至下一時刻tl，晶體管Tr6維持導(dǎo)通狀態(tài)，輸出信號OUT 不會處于懸浮狀態(tài)。因此，除了具有實施方式1的效果(節(jié)點Nl在自舉期間時刻t2至?xí)r 刻t3)之外，還具有可防止輸出信號OUT產(chǎn)生懸浮這樣的優(yōu)點。
(實施方式8) 下面基于圖18對本發(fā)明實施方式8進(jìn)行說明。本發(fā)明實施方式8的掃描電路為 圖2所示的電路結(jié)構(gòu)，基于圖4的時序圖而運行。 圖18所示的本發(fā)明實施方式8的移位寄存器10具有與圖2中第一級移位寄存器 SR1對應(yīng)的電路結(jié)構(gòu)，電路結(jié)構(gòu)為將靜電電容Cl連接至輸入節(jié)點N3的信號的晶體管Tr7的 柵極電極。圖18所示除第一級移位寄存器SR1外的后級移位寄存器SR2、SR3…，除了輸入 的信號變化外，電路結(jié)構(gòu)和圖18相同。 在后級的移位寄存器SR2中，在輸入端子IN中輸入來自第一級移位寄存器SR1的 輸出信號0UT1，以替換垂直起始脈沖信號ST，用時鐘信號C2替換時鐘信號Cl，用時鐘信號 C1替換時鐘信號C2并輸入。上述移位寄存器SR2的以后的移位寄存器SR3、SR4…，是將前 級移位寄存器的輸出信號OUT輸入到輸入端子IN，每進(jìn)一級，替換時鐘信號并輸入。
在圖18中，在無靜電電容C1時，在節(jié)點Nl上，添加晶體管Tr7、Tr8的柵極電極之 間的柵極電容。此時，時鐘信號CL1的電壓電平從高電平變化至低電平，而在自舉時刻t2， 節(jié)點Nl的電壓從VSS+Vt下降(VDD/VSS) X Cg_Tr7/ (Cg_Tr7+Cg_Tr8)的電壓。其中，Cg_Tr7 為晶體管Tr7的柵極電容，Cg—Tr8為晶體管Tr8的柵極電容。晶體管Tr7比晶體管Tr8的 晶體管尺寸(溝道寬度)大一位以上，所以晶體管的Tr7柵極電容比晶體管Tr8的柵極電 容大。因此，因為大致下降(VDD-VSS)的電壓，所以節(jié)點Nl上連接的晶體管Tr2、 Tr3的柵 極/漏極之間被施加較大的電壓。 與此相對的是，如圖18所示，如果存在靜電電容Cl ，則在同一時刻，節(jié)點Nl的電壓 從VSS+Vt的電壓下降(VDD-VSS) XCg_Tr7/(Cl+Cg_Tr7+Cg_Tr8)的電壓，所以如果存在靜 電電容C1，則可以減少電壓變化。因此，可以抑制晶體管Tr2、 Tr3的柵極/漏極之間被施 加大的電壓。希望靜電電容C1的電路面積不變大。圖18中，盡管將靜電電容C1與電源電 壓VSS連接，但并不局限于此，也可以與除VSS之外的電源連接。 如上所述，各實施方式中全部采用P溝道型晶體管構(gòu)成移位寄存器，但是也可采 用N溝道型晶體管構(gòu)成同樣的電路。另外，也可以是從實施方式1到實施方式8的主要部 分互相組合的結(jié)構(gòu)。
(實施方式9) 下面，參照圖19對本發(fā)明的實施方式9進(jìn)行說明。本發(fā)明實施方式9的掃描電路 具有圖14所示的電路結(jié)構(gòu)，基于圖20所示的時序圖運行。 圖19所示的本發(fā)明實施方式9的移位寄存器13具有對應(yīng)圖14中移位寄存器SR3 的電路結(jié)構(gòu)，并去掉圖15中示出的晶體管Tr2，在節(jié)點NI和連接于晶體管Tr7的柵極電極 上的節(jié)點NB之間連接有晶體管Trl2，晶體管Tr12的柵極電極上連接電源VSS。而且，將前 級移位寄存器SR2的節(jié)點NB的信號輸入到晶體管Trll上串聯(lián)連接的晶體管Tr3的柵極電 極，將時鐘信號CL2輸入到晶體管Tr11的柵極電極。另外，也可以將時鐘信號CL2輸入到 晶體管Tr3的柵極電極，將前級的移位寄存器SR2的節(jié)點NB的信號輸入到晶體管Trll的 柵極電極。
下面參照圖20，對圖19所示的本發(fā)明實施方式9的移位寄存器的運行進(jìn)行說明。
首先，在圖20中的時刻t0，如果前級移位寄存器SR2的節(jié)點NB的電壓成為比低電 平高Vt的電壓(VSS+Vt)，則晶體管Tr3變成導(dǎo)通狀態(tài)，但是，由于晶體管Trll為非導(dǎo)通狀 態(tài)，所以節(jié)點N1的電壓維持為高電平。 之后到時刻tl，時鐘信號CL2變成低電平，晶體管Trll成為導(dǎo)通狀態(tài)。這樣，晶體 管Tr3和晶體管Trl2也成為導(dǎo)通狀態(tài)，所以節(jié)點Nl和節(jié)點NB的電壓變成VSS+Vt。此時， 從前級移位寄存器SR2來的輸出信號OUT也變成低電平，所以晶體管Tr4也變成導(dǎo)通狀態(tài)， 節(jié)點N3的電壓從低電平變化至高電平。結(jié)果，晶體管Trl變成非導(dǎo)通狀態(tài)。
此后到時刻t2，時鐘信號CL1變成低電平。這樣，由于晶體管Tr7的柵極/漏極 以及柵極/源極電極之間存在電容，通過各自電容部分產(chǎn)生的自舉效果，節(jié)點NB的電壓從 VSS+Vt降至更低的電壓，變成比低電平還低的電壓。結(jié)果，晶體管Tr7的柵極/源極之間的 電壓變?yōu)楸皇┘娱撝惦妷阂陨系碾妷?，晶體管Tr7繼續(xù)維持導(dǎo)通狀態(tài)，而作為來自移位寄 存器10(SR3)的輸出信號0UT3，輸出低電平的時鐘信號CL1。此時，因為晶體管Trl2變成 非導(dǎo)通狀態(tài)，節(jié)點N1與節(jié)點NB切斷，從而免受自舉的影響。因此，節(jié)點N1的電壓維持接近 VSS+Vt的電壓。 此后到時刻t3，來自后級的移位寄存器SR4的輸出信號0UT4變成低電平。這樣， 晶體管Tr5成為導(dǎo)通狀態(tài)，節(jié)點N3的電壓從高電平變化至比低電平高Vt的VSS+Vt電壓。 結(jié)果，晶體管Trl成為導(dǎo)通狀態(tài)，節(jié)點Nl的電壓從低電平變成高電平。另外，晶體管Tr12 也變成導(dǎo)通狀態(tài)，節(jié)點NB的電壓也變成高電平。因為晶體管Tr7的柵極/源極之間的電壓 差變成零，所以晶體管Tr7成為非導(dǎo)通狀態(tài)。 時刻t3之后，因為時鐘信號CL2以一定周期輸入到晶體管Tr6中，所以來自移位 寄存器13(SR3)的輸出信號0UT3維持高電平。另外，至下一個時刻tl，由于晶體管Trl的 柵極電容，節(jié)點N3的電壓變成VSS+Vt的電壓，所以晶體管Trl維持導(dǎo)通狀態(tài)。因此，因為 節(jié)點Nl及節(jié)點NB的電壓從時刻t3至下一個時刻tl變成高電平，所以晶體管Tr7的柵極 /源極之間電壓變成零，晶體管Tr7變成非導(dǎo)通狀態(tài)。 在本發(fā)明的實施方式9中，被自舉的節(jié)點為節(jié)點NB，與和晶體管Trl和晶體管Tr3 連接的節(jié)點N1不同。因此，盡管節(jié)點NB的電壓根據(jù)自舉效果降至低電平以下的電壓，但由 于節(jié)點Nl的電壓不受自舉影響，故不會變成低電平以下的電壓。 實施方式9中，節(jié)點NB和節(jié)點Nl被晶體管Trl2分離。為此，在晶體管Trl及晶 體管Tr3的源極/漏極之間，理所當(dāng)然施加在柵極/漏極、柵極/源極之間的電壓位于電源 電壓以下。因此，因為晶體管的柵極/漏極之間或柵極/源極之間所施加的電壓和實施方 式6相比降低了，所以和實施方式6相比，可以抑制晶體管隨時間而劣化，可構(gòu)成可靠性高 的電路。 在圖19所示的本發(fā)明實施方式9中，因為形成將前級移位寄存器的自舉電路的節(jié) 點NB作為輸入的晶體管Tr3、和將時鐘信號作為輸入的晶體管Trll，所以，和實施方式6時 一樣，可以得到難以受到晶體管特性擾動影響的效果。 另外，也可以是實施方式9、實施方式2、實施方式5、實施方式7或?qū)嵤┓绞?的主
要部分組合而成的結(jié)構(gòu)。
(實施方式IO)
下面參照圖21和圖22對本發(fā)明的實施方式10進(jìn)行說明。如圖21所示，本發(fā)明實 施方式10的掃描電路由多個移位寄存器14組合而成，和實施方式5 —樣，其結(jié)構(gòu)是，在采 用4個時鐘信號的同時，在正向(Foward)和逆向(Reverse)雙向輸出掃描輸出信號0UT1、 0UT2…。構(gòu)成本發(fā)明實施方式9的掃描電路的移位寄存器14中，以移位寄存器SR3(14)為 例，參照圖22進(jìn)行說明。 在圖22中，如果從外部輸入的電壓電平穩(wěn)定的FW信號和RV信號輸入到晶體管 Tr21和Tr22的柵極電極，則根據(jù)上述晶體管Tr21和Tr22，正向選擇從前級移位寄存器SR2 所輸出的輸出信號0UT2，反向選擇從后級移位寄存器SR4所輸出的輸出信號0UT4，將所選 擇的信號輸入到晶體管Tr31的柵極電極。同樣，如果FW信號和RV信號輸入到晶體管Tr29 和Tr26，則由于上述晶體管Tr29和Tr26，正向為晶體管Tr28、晶體管Tr29、晶體管Tr30側(cè) 的電路工作，逆向為晶體管Tr25、晶體管Tr26、晶體管Tr27側(cè)的電路工作。同樣，如果FW 信號和RV信號輸入到晶體管Tr35和Tr33的柵極電極，則由于上述晶體管Tr35和Tr33，正 向為晶體管Tr35、晶體管Tr36的電路工作，逆向為晶體管Tr33、晶體管34側(cè)的電路工作。
圖23A為正向(Forward)掃描時的時序圖，圖23B為逆向(Reverse)掃描時的時 序圖。方向的控制由FW信號和RV信號這兩個信號進(jìn)行。如圖23A、23B所示，正向掃描時 將FW信號設(shè)定為低電平，將RV信號設(shè)定為高電平。相反，在逆向掃描時，將FW信號設(shè)定為 高電平，將RV信號設(shè)定為低電平。 首先，參照圖23A，對正向掃描時的移位寄存器的運行進(jìn)行說明。 在時刻t0，如果前級移位寄存器SR2的節(jié)點Nl的電壓為從低電平上升Vt的電壓
(VSS+Vt)，則圖22所示的移位寄存器14的晶體管Tr28成為導(dǎo)通狀態(tài)，同時，晶體管Tr29成
為導(dǎo)通狀態(tài)，但由于時鐘信號CL4為高電平，因此晶體管Tr30成為非導(dǎo)通狀態(tài)，節(jié)點Nl的
電壓維持在高電平。 此后到時刻tl，時鐘信號CL4變成低電平，晶體管Tr30成為導(dǎo)通狀態(tài)。這樣，由于 晶體管Tr28、晶體管Tr29也成為導(dǎo)通狀態(tài)，所以，節(jié)點Nl的電壓為VSS+Vt的電壓。此時， 因為來自前級移位寄存器SR2的輸出信號OUT為低電平，所以通過晶體管Tr21 ，將從低電平 上升Vt的電壓輸入到晶體管Tr31的柵極電極，而晶體管Tr31成為導(dǎo)通狀態(tài)。結(jié)果，節(jié)點 N3的電壓從由低電平上升Vt的電壓變化至高電平電壓。結(jié)果，晶體管Tr23及晶體管Tr24 變成非導(dǎo)通狀態(tài)。 之后到時刻t2，時鐘信號CL1變成低電平。于是，由于晶體管Tr38的柵極/漏極 電極以及柵極/源極電極之間存在電容，根據(jù)介于各電容之間的自舉效果，節(jié)點Nl的電壓 從VSS+Vt下降至更低的電壓，變成比低電平更低的電壓。結(jié)果，晶體管Tr38的柵極/源 極之間，變成被施加閾值電壓以上的電壓，而晶體管Tr38繼續(xù)維持導(dǎo)通狀態(tài)，輸出低電平 的時鐘信號CL1，作為輸出信號0UT3。此時，因為晶體管Tr32成導(dǎo)通狀態(tài)，所以將輸出信號 0UT3提供給節(jié)點N2，所以，雖然節(jié)點Nl的電壓變成比低電平更低的電壓，在晶體管Tr23及 Tr24的源極/漏極之間所施加的電壓也在電源電壓以下(=高電平及低電平的電壓差)。
此后至?xí)r刻t3，時鐘信號CL2變成低電平。這樣，因為晶體管Tr36成為導(dǎo)通狀 態(tài)，晶體管Tr35成為導(dǎo)通狀態(tài)，所以，節(jié)點N3的電壓從高電平變成由低電平上升Vt的電壓 VSS+Vt。這樣，晶體管Tr23、晶體管Tr24成為導(dǎo)通狀態(tài)，節(jié)點Nl的電壓變成高電平。結(jié)果， 晶體管Tr38的柵極/源極之間的電壓差為零，因此晶體管Tr38變成非導(dǎo)通狀態(tài)。此時，
25由于節(jié)點N3的電壓為VSS+Vt的電壓，故晶體管Tr37成導(dǎo)通狀態(tài)，輸出高電平的輸出信號 0UT3。 時刻t3之后，時鐘信號CL2變成低電平時，將VSS+Vt的電壓提供給節(jié)點N3，至下 一時刻tl，節(jié)點N3的電壓維持VSS+Vt的電壓。這樣，晶體管Tr23、晶體管Tr24、晶體管 Tr37繼續(xù)維持導(dǎo)通狀態(tài)，節(jié)點Nl的電壓維持高電平，所以，晶體管Tr38維持非導(dǎo)通狀態(tài)。
以上，對移位寄存器SR3的動作進(jìn)行了說明，但是，對于移位寄存器SR3之外的移 位寄存器，除了輸入的信號發(fā)生改變，所有的移位寄存器都執(zhí)行相同的動作。也可以在掃描 方向的下一級，根據(jù)圖23A的時序圖，在晶體管Tr30、晶體管Tr36、晶體管Tr38上分別輸入 相位進(jìn)一的時鐘信號。這樣，輸出信號OUT依次沿著正向產(chǎn)生相移(掃描)并被輸出。
在逆向的掃描中，時鐘信號CL1 CL4的相位關(guān)系已知，來自后級移位寄存器的輸 出信號OUT作為輸入，自身的輸出信號OUT輸出至前級的移位寄存器。
下面，參照圖23B，對逆向掃描時移位寄存器的動作進(jìn)行說明。
在時刻tO，如果后級移位寄存器的節(jié)點Nl的電壓為從低電平上升Vt的電壓 (VSS+Vt)，則晶體管Tr25成為導(dǎo)通狀態(tài)，同時，晶體管Tr26成為導(dǎo)通狀態(tài)，但由于時鐘信號 CL2為高電平，晶體管Tr27成為非導(dǎo)通狀態(tài)，節(jié)點Nl的電壓維持為高電平。
此后到時刻tl，時鐘信號CL2變成低電平，晶體管Tr27成為導(dǎo)通狀態(tài)。這樣，由于 晶體管Tr25、晶體管Tr26也成為導(dǎo)通狀態(tài)，所以節(jié)點Nl的電壓為VSS+Vt的電壓。此時，因 為來自后級移位寄存器的輸出信號OUT為低電平，通過晶體管Tr22，將從低電平上升Vt的 電壓輸入至晶體管Tr31的柵極電極，晶體管Tr31成為導(dǎo)通狀態(tài)。結(jié)果，節(jié)點N3的電壓從 由低電平上升Vt的電壓變化至高電平電壓。結(jié)果，晶體管Tr23及晶體管Tr24變成非導(dǎo)通 狀態(tài)。 此后至?xí)r刻t2，時鐘信號CL1變成低電平。這樣，由于晶體管Tr38的柵極/漏極 電極以及柵極/源極電極之間存在電容，因此通過介于各電容之間的自舉效果，節(jié)點Nl的 電壓從VSS+Vt下降至更低的電壓，變成比低電平更低的電壓。結(jié)果，晶體管Tr38的柵極/ 源極之間，變成被施加閾值電壓以上的電壓，而晶體管Tr38繼續(xù)維持導(dǎo)通狀態(tài)，輸出低電 平的時鐘信號CL1，作為輸出信號0UT3。此時，因為晶體管Tr32成為導(dǎo)通狀態(tài)，將輸出信號 0UT3提供給節(jié)點N2，所以，即使節(jié)點Nl的電壓變成比低電平更低的電壓，在晶體管Tr23及 Tr24的源極/漏極之間所施加的電壓也在電源電壓以下(=高電平及低電平之間的電壓 差)。 此后至?xí)r刻t3，時鐘信號CL4變成低電平。這樣，因為晶體管Tr34成為導(dǎo)通狀態(tài)， 晶體管Tr33成為導(dǎo)通狀態(tài)，所以，節(jié)點N3的電壓從高電平變成從低電平上升Vt的VSS+Vt 的電壓。結(jié)果，晶體管Tr23、晶體管Tr24成為導(dǎo)通狀態(tài)，節(jié)點Nl的電壓變成高電平。結(jié)果， 晶體管Tr38的柵極/源極電極之間的電壓差為零，晶體管Tr38變成非導(dǎo)通狀態(tài)。此時，由 于節(jié)點N3的電壓為VSS+Vt的電壓，故晶體管Tr37成為導(dǎo)通狀態(tài)，輸出高電平的輸出信號 0UT3。 時刻t3之后，時鐘信號CL4變成低電平時，節(jié)點N3被提供VSS+Vt的電壓。至下一 時刻tl，節(jié)點N3的電壓維持VSS+Vt的電壓。結(jié)果，晶體管Tr23、晶體管Tr24、晶體管Tr37 繼續(xù)維持導(dǎo)通狀態(tài)，節(jié)點Nl的電壓維持高電平，所以，晶體管Tr38維持非導(dǎo)通狀態(tài)。
以上對移位寄存器SR3的動作進(jìn)行了說明，但是，對于移位寄存器SR3之外的移位寄存器，除了輸入的信號發(fā)生改變，所有的移位寄存器都執(zhí)行相同的動作。也可以在掃描方 向的下一級，根據(jù)圖23B的時序圖，晶體管Tr27、晶體管Tr34、晶體管Tr38上分別輸入相位 進(jìn)一的時鐘信號。這樣，輸出信號OUT依次沿著逆向產(chǎn)生相移(掃描)并被輸出。
圖22所示的實施方式10中，因為具有將自舉的節(jié)點Nl的信號作為輸入的晶體管 Tr25或晶體管Tr28、和將時鐘信號作為輸入的晶體管Tr27或晶體管Tr30的結(jié)構(gòu)，所以可 以得到和實施方式6相同的效果。 另外，還可以將實施方式10和實施方式1 實施方式8的主要部分組合的結(jié)構(gòu)。
(實施方式ll) 下面參照圖24對本發(fā)明實施方式11進(jìn)行說明。本發(fā)明的實施方式11相關(guān)的掃 描電路具有如圖21所示的電路結(jié)構(gòu)，和實施方式10—樣，形成從正向(Foward)和逆向 (Reverse)的雙方向輸出掃描輸出信號的結(jié)構(gòu)。 構(gòu)成本發(fā)明實施方式11的掃描電路的移位寄存器14中，以移位寄存器SR3(14) 為例參照圖24進(jìn)行說明。圖24所示的本發(fā)明實施方式11的移位寄存器14和實施方式10 的不同之處在于，去掉了圖22所示的實施方式10的晶體管Tr24，而新添了晶體管Tr39。這 一點與將實施方式6變成實施方式9的結(jié)構(gòu)相似。 因此，本發(fā)明實施方式ll的移位寄存器14除了具有雙向掃描功能之外，還具有實 施方式9中所說明的效果。 另外，還可以是將實施方式11和實施方式2、實施方式5、實施方式7、實施方式8 的主要部分相互組合的結(jié)構(gòu)。另外，實施方式IO和實施方式11中，盡管例示的是采用4個 時鐘信號，但也可以采用5個以上的時鐘信號，也可以是3個時鐘信號。另外，也可以采用 兩個時鐘信號的結(jié)構(gòu)。對于實施方式10的移位寄存器，如果采用兩個時鐘信號的結(jié)構(gòu)，最 好采用圖26所示的電路結(jié)構(gòu)，另外，對于實施方式11的移位寄存器，如果采用兩個時鐘信 號的結(jié)構(gòu)，最好采用圖27所示的電路結(jié)構(gòu)。圖26和圖27的移位寄存器采用的掃描電路形 成圖25的電路結(jié)構(gòu)。 對于上述說明的各實施方式，因為電流沒有從正電源側(cè)(高電平)經(jīng)晶體管流向 負(fù)電源側(cè)(低電平)，所以具有可降低耗電這樣的優(yōu)點。 以上就優(yōu)選實施方式作出了說明，但本發(fā)明并不局限于此，本發(fā)明可作出不脫離 其宗旨的范圍內(nèi)的適當(dāng)變化。例如，各實施方式雖然全部采用P溝道型晶體管構(gòu)成的移位 寄存器，但是采用N溝道型晶體管也可以構(gòu)成同樣的電路。另外，也可以通過新添晶體管來 形成作為進(jìn)行同樣動作的結(jié)構(gòu)。
產(chǎn)業(yè)上的利用可能性 如上所述，根據(jù)本發(fā)明，因為無需在輸出晶體管的柵極電極上具有大電容的存儲 電容，且電流不會從正電源側(cè)(高電平)經(jīng)晶體管流向負(fù)電源側(cè)(低電位)，所以，可降低耗 電。因此，將本發(fā)明的移位寄存器用于顯示裝置時可降低裝置的耗電。
權(quán)利要求
一種自舉電路，在將晶體管呈導(dǎo)通狀態(tài)的柵極電壓作為導(dǎo)通電壓，晶體管呈截止?fàn)顟B(tài)的柵極電壓作為截止電壓時，對輸出用晶體管的柵極施加導(dǎo)通電壓之后，利用輸出用晶體管的柵極/漏極之間的電容，在所述輸出用晶體管的柵極上施加電源電壓范圍外的導(dǎo)通電壓，包括在柵極施加電源電壓范圍外的導(dǎo)通電壓的第1輸入用晶體管、和在柵極施加時鐘信號的第2輸入用晶體管，所述第1輸入用晶體管和所述第2輸入用晶體管被串聯(lián)連接，在所述第1及第2輸入用晶體管都導(dǎo)通時，將導(dǎo)通電壓施加于所述輸出用晶體管的柵極上。
2. 如權(quán)利要求l所述的自舉電路，其特征在于，具有第5控制晶體管，其源極或漏極的一方與所述第1或者所述第2輸入晶體管的源 極或漏極連接，源極或漏極的另一方與所述輸出晶體管的柵極連接，第5控制晶體管在將電源電壓范圍外的導(dǎo)通電壓施加至所述輸出晶體管的柵極時截止。
3. —種移位寄存器，從前級的移位寄存器輸入數(shù)據(jù)信號，延遲一定時間后，將所述數(shù)據(jù) 信號從輸出用晶體管向后級的移位寄存器輸出，其特征在于，具備在將晶體管呈導(dǎo)通狀態(tài)的柵極電壓作為導(dǎo)通電壓，晶體管呈截止?fàn)顟B(tài)的柵極電 壓作為截止電壓時，對所述輸出用晶體管的柵極施加導(dǎo)通電壓之后，利用所述輸出用晶體 管的柵極/漏極之間的電容，在所述輸出用晶體管的柵極上施加電源電壓范圍外的導(dǎo)通電 壓的自舉電路；在柵極施加電源電壓范圍外的導(dǎo)通電壓的第1輸入用晶體管；禾口 在柵極施加時鐘信號的第2輸入用晶體管，所述第1輸入用晶體管和所述第2輸入用晶體管被串聯(lián)連接，在所述第1及第2輸入 用晶體管都導(dǎo)通時，將導(dǎo)通電壓施加于本級的所述輸出用晶體管的柵極上。
4. 如權(quán)利要求3所述的移位寄存器，其特征在于， 所述數(shù)據(jù)信號由第1及第2電平電壓的信號構(gòu)成，所述輸出用晶體管，在被施加電源電壓范圍外的導(dǎo)通電壓時，輸出所述第2電平電壓， 還具有第1至第3控制用晶體管，所述第2控制用晶體管，將從前級的移位寄存器輸入的所述數(shù)據(jù)信號與柵極連接，在 從所述前級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，而后在所述第 l控制用晶體管的柵極上施加截止電壓，在從所述前級輸入的所述數(shù)據(jù)信號為所述第1電 平電壓時截止，由此來維持所述第1控制用晶體管的柵極上所施加的截止電壓或?qū)?壓，所述第3控制用晶體管，將從后級的移位寄存器輸入的所述數(shù)據(jù)信號與柵極連接，在 從所述后級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，而后在所述第 l控制用晶體管的柵極上施加導(dǎo)通電壓，在從后級的移位寄存器輸入的所述數(shù)據(jù)信號為所 述第1電平電壓時截止，由此來維持在所述第1控制用晶體管上施加的導(dǎo)通電壓或截止電 壓，所述第1控制用晶體管，在對柵極施加導(dǎo)通電壓時導(dǎo)通，而后在所述輸出用晶體管的 柵極上施加截止電壓，在對柵極施加截止電壓時截止，由此來維持施加于所述輸出用晶體管的柵極上的導(dǎo)通電壓或截止電壓。
5. 如權(quán)利要求4所述移位寄存器，其特征在于，還具有在將所述輸出用晶體管作為第l輸出用晶體管時，將源極或漏極的一方連接 在所述第1輸出用晶體管的源極或漏極上，將源極或漏極的另一方連接在第1電平電壓上 的第2輸出用晶體管，所述第2控制用晶體管，在從前級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平 電壓時導(dǎo)通，而后將截止電壓施加在所述第2輸出用晶體管的柵極上，在從前級的移位寄 存器輸入的所述數(shù)據(jù)信號為所述第1電平電壓時截止，由此來維持在所述第2輸出用晶體 管的柵極上所施加的截止電壓或?qū)妷海龅?控制用晶體管，在從后級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平 電壓時導(dǎo)通，而后在所述第2輸出用晶體管的柵極上施加導(dǎo)通電壓，在從后級的移位寄存 器輸入的所述數(shù)據(jù)信號為所述第1電平電壓時截止，由此來維持在所述第2輸出用晶體管 的柵極上所施加的導(dǎo)通電壓或截止電壓，所述第2輸出用晶體管，在被施加導(dǎo)通電壓時導(dǎo)通，而后所述第1輸出用晶體管在輸出 所述數(shù)據(jù)信號的輸出端子上施加第1電平電壓，在被施加截止電壓時截止，由此來維持在 所述輸出端子上施加的所述數(shù)據(jù)信號的電壓。
6. 如權(quán)利要求4所述的移位寄存器，其特征在于，所述第3控制用晶體管采用時鐘信號來代替從后級的移位寄存器輸入的所述數(shù)據(jù)信號。
7. —種移位寄存器，從前級的移位寄存器輸入數(shù)據(jù)信號，延遲一定時間后，將所述數(shù)據(jù) 信號從輸出用晶體管向后級的移位寄存器輸出，其特征在于，具有自舉電路，在將晶體管呈導(dǎo)通狀態(tài)的柵極電壓作為導(dǎo)通電壓，晶體管呈截止?fàn)顟B(tài) 的柵極電壓作為截止電壓時，對所述輸出用晶體管的柵極施加導(dǎo)通電壓之后，利用所述輸 出用晶體管的柵極/漏極之間的電容，在所述輸出用晶體管的柵極上施加電源電壓范圍外 的導(dǎo)通電壓；被施加電源電壓范圍外的導(dǎo)通電壓的第1輸入用晶體管；禾口 在柵極施加時鐘信號的第2輸入用晶體管，所述第1輸入用晶體管和所述第2輸入用晶體管被串聯(lián)連接，在所述第1及第2輸入 用晶體管均導(dǎo)通時，將導(dǎo)通電壓施加于本級的所述輸出用晶體管的柵極上，具有第5控制晶體管，其源極或漏極的一方與所述第1或者所述第2輸入晶體管的源 極或漏極連接，源極或漏極的另一方與所述輸出晶體管的柵極連接，第5控制晶體管在將電源電壓范圍外的導(dǎo)通電壓施加至所述輸出晶體管的柵極電極 時截止。
8. 如權(quán)利要求7所述的移位寄存器，其特征在于，所述數(shù)據(jù)信號由第1及第2電平電壓的信號構(gòu)成，所述輸出用晶體管在被施加電源電 壓范圍外的導(dǎo)通電壓時，輸出所述第2電平電壓， 還具有第1至第3控制用晶體管，所述第2控制用晶體管，將從前級的移位寄存器輸入的所述數(shù)據(jù)信號與柵極連接，在 從所述前級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，而后在所述第l控制用晶體管的柵極上施加截止電壓，在從所述前級輸入的所述數(shù)據(jù)信號為所述第1電 平電壓時截止，由此來維持所述第1控制用晶體管上所施加的截止電壓或?qū)妷?，所述?控制用晶體管，將從后級的移位寄存器輸入的所述數(shù)據(jù)信號與柵極連接，在 從所述后級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平電壓時導(dǎo)通，而后在所述第 l控制用晶體管的柵極上施加導(dǎo)通電壓，在從后級的移位寄存器輸入的所述數(shù)據(jù)信號為所 述第1電平電壓時截止，由此來維持所述第1控制用晶體管上所施加的導(dǎo)通電壓或截止電 壓，所述第1控制用晶體管，在對柵極施加導(dǎo)通電壓時導(dǎo)通，而后通過所述第5控制晶體管 在所述輸出用晶體管的柵極上施加截止電壓，在對柵極施加截止電壓時截止，由此來維持 介由所述第5控制晶體管施加于所述輸出用晶體管的柵極上的導(dǎo)通電壓或截止電壓。
9. 如權(quán)利要求8所述的移位寄存器，其特征在于，還具有在將所述輸出用晶體管作為第1輸出用晶體管時，將源極或漏極的一方連接 在所述第l輸出用晶體管的源極或漏極上，將源極或漏極的另一方與第1電平電壓連接的 第2輸出用晶體管，所述第2控制用晶體管，在從前級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平 電壓時導(dǎo)通，而后將截止電壓施加在所述第2輸出用晶體管的柵極上，在從前級的移位寄 存器輸入的所述數(shù)據(jù)信號為所述第1電平電壓時截止，由此來維持在所述第2輸出用晶體 管的柵極上所施加的截止電壓或?qū)妷?，所述?控制用晶體管，在從后級的移位寄存器輸入的所述數(shù)據(jù)信號為所述第2電平 電壓時導(dǎo)通，而后在所述第2輸出用晶體管的柵極上施加導(dǎo)通電壓，在從后級的移位寄存 器輸入的所述數(shù)據(jù)信號為所述第1電平電壓時截止，由此來維持在所述第2輸出用晶體管 的柵極上所施加的導(dǎo)通電壓或截止電壓，所述第2輸出用晶體管在被施加導(dǎo)通電壓時導(dǎo)通，而后所述第1輸出用晶體管在輸出 所述數(shù)據(jù)信號的輸出端子上施加第1電平電壓，在被施加截止電壓時為截止?fàn)顟B(tài)，由此來 維持在所述輸出端子上施加的所述數(shù)據(jù)信號的電壓。
10. 如權(quán)利要求8所述的移位寄存器，其特征在于，所述第3控制用晶體管采用時鐘信號來代替從后級的移位寄存器輸入的所述數(shù)據(jù)信號。
11. 如權(quán)利要求3 10中任一項所述的移位寄存器，其特征在于， 構(gòu)成電路的所述晶體管為薄膜晶體管。
12. —種掃描電路，其特征在于， 采用權(quán)利要求3 10中任一項所述的移位寄存器。
13. 如權(quán)利要求12所述的掃描電路，其特征在于， 掃描的方向為雙向。
14. 一種顯示裝置，其特征在于， 采用權(quán)利要求12或13的掃描電路。
15. —種移位寄存器的驅(qū)動方法，該移位寄存器從前級的移位寄存器輸入數(shù)據(jù)信號，延 遲一定時間，將所述數(shù)據(jù)信號從輸出用晶體管向后級的移位寄存器輸出，其特征在于，所述移位寄存器具有自舉電路，該自舉電路將晶體管呈導(dǎo)通狀態(tài)的柵極電壓作為導(dǎo)通電壓，將晶體管呈截止?fàn)顟B(tài)的柵極電壓作為截止電壓時，對所述輸出用晶體管的柵極施加 導(dǎo)通電壓之后，利用輸出用晶體管的柵極/漏極之間的電容，在所述輸出用晶體管的柵極 上施加電源電壓范圍外的導(dǎo)通電壓，對所述自舉電路輸入從前級的移位寄存器輸入且處于電源電壓的范圍外的導(dǎo)通電壓 的第1信號以及由時鐘信號構(gòu)成的第2信號，在所述第1信號和所述第2信號均達(dá)到導(dǎo)通電壓時，對本級的所述輸出用晶體管的柵 極供給導(dǎo)通電壓。
全文摘要
本發(fā)明提供一種移位寄存器，含有自舉電路，通過使第1接點(節(jié)點N1)的電壓高于或低于電源電壓，在輸出中將電源電壓作為輸出電壓，具有串聯(lián)連接在上述第1接點上的兩個以上的晶體管(Tr1、Tr2)；向上述晶體管之間的第2接點(節(jié)點N2)提供電壓以使前級晶體管的漏極/源極之間的電壓在電源電壓以下的機(jī)構(gòu)；與上述第1接點連接、柵極電極與第1輸入端子連接的第1輸入晶體管(Tr3)；與輸出端子和時鐘信號連接、且上述第1接點與柵極電極連接的輸出晶體管(Tr7)，輸出晶體管的柵極電極在自舉期間外不會處于開放狀態(tài)。從而，在由單一導(dǎo)電型晶體管所構(gòu)成的移位寄存器中，實現(xiàn)電路小型化及低耗電。
文檔編號G09G3/20GK101729060SQ200910224960
公開日2010年6月9日 申請日期2006年5月19日 優(yōu)先權(quán)日2005年5月20日
發(fā)明者下田雅通 申請人:Nec液晶技術(shù)株式會社