專利名稱：用于顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于一顯示器的電路系統(tǒng)，特別涉及一種用于一顯示器 讀取存儲器數(shù)據(jù)的電路系統(tǒng)。
現(xiàn)有技術(shù)
液晶顯示器(liquid crystal display )為一種平面顯示裝置(flat panel display),其具有低輻射、外型輕薄及低耗能等優(yōu)點(diǎn)，因而廣泛地應(yīng)用在筆 記型計算機(jī)(notebook computer )、個人數(shù)字助理(personal digital assistant, PDA )、平面電^L，或移動電話等信息產(chǎn)品上。液晶顯示器的工作 原理是將圖像數(shù)據(jù)信號(如紅、藍(lán)、綠信號)轉(zhuǎn)換成適當(dāng)?shù)碾妷盒盘柡?，?過電壓信號扭轉(zhuǎn)液晶分子，改變背光穿透液晶分子的角度，以使每個像素呈 現(xiàn)不同的顏色，進(jìn)而顯示整個畫面。
如本領(lǐng)域具通常知識者所熟知，液晶顯示器利用一控制及驅(qū)動電路來轉(zhuǎn) 換圖像數(shù)據(jù)信號成適當(dāng)?shù)碾妷盒盘?。請參考圖l，圖l為現(xiàn)有用于一顯示器 的一控制及驅(qū)動電路10的方塊示意圖?？刂萍膀?qū)動電路10包含一存儲器100、 一時序控制裝置(Timing Controller ) 110、 一移位寄存器(Shift Register ) 112、 一線栓鎖器(Line Latch) 114、 一電平移位器(Level Shifter) 116、 一數(shù)/模轉(zhuǎn)換器(DAC) 118及一源極驅(qū)動器(Source Driver) 120。存儲器 100用來存儲圖像數(shù)據(jù)，并通過一數(shù)據(jù)總線DB1輸出圖像數(shù)據(jù)至?xí)r序控制裝 置110。 一般來說，由于顯示器采逐列掃描方式，因此存儲器100—次輸出 一列的圖像數(shù)據(jù)(以下稱列顯示數(shù)據(jù)信號)。時序控制裝置110可對列顯示數(shù) 據(jù)信號進(jìn)行簡易的邏輯運(yùn)算(如反黑、反白等等)，并接著通過一數(shù)據(jù)總線 DB2傳送至移位寄存器112。移位寄存器112用來漸進(jìn)式地存儲列顯示數(shù)據(jù)信 號，并在完整存儲列顯示數(shù)據(jù)信號后， 一次送至線栓鎖器114，線栓鎖器114 再將顯示數(shù)據(jù)傳送至電平移位器116作電平調(diào)整。最后，數(shù)/模轉(zhuǎn)換器118將 列顯示數(shù)據(jù)信號轉(zhuǎn)換成模擬電壓信號，再由源極驅(qū)動器120將模擬電壓信號 輸出至對應(yīng)的像素。此外，時序控制裝置110不僅需處理顯示數(shù)據(jù)信號的邏
輯運(yùn)算，亦需接收來自外部的控制信號，以適時地控制存儲器IOO及移位寄
存器112輸出及接收數(shù)據(jù)的時間及順序。
在控制及驅(qū)動電路10中，時序控制裝置110同時具有邏輯運(yùn)算功能與對 其他外圍裝置的時序控制功能，如此一來，在時序控制裝置110的硬件實(shí)作 上，.將面臨復(fù)雜度高及芯片面積大的問題。此外，存儲器100所存儲的圖像 數(shù)據(jù)是先后通過數(shù)據(jù)總線DB1及數(shù)據(jù)總線DB2，傳送至?xí)r序控制裝置110及 移位寄存器112。兩次的數(shù)據(jù)總線傳輸會導(dǎo)致較多的功率消耗。另外，對于 大面板尺寸的液晶顯示器而言，時序控制裝置110—次需要處理的數(shù)據(jù)量也 越來越大。因此，在處理存儲器100的圖像數(shù)據(jù)過程中，如何設(shè)計出一個低 功耗、傳輸效率高的數(shù)據(jù)讀取系統(tǒng)是重要的課題。

發(fā)明內(nèi)容
本發(fā)明主要目的在于提供一種用于一顯示器讀取存儲器數(shù)據(jù)的電路系 統(tǒng)，以減少傳輸功耗，并提升傳輸效能。
本發(fā)明揭露一種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)。該電路系統(tǒng) 包含有一存儲器、 一數(shù)據(jù)總線及一栓鎖電路。該存儲器用來存儲多個像素數(shù) 據(jù)及根據(jù)一輸出控制信號，輸出該多個像素數(shù)據(jù)。該數(shù)據(jù)總線用來傳送該存 儲器輸出的該多個像素數(shù)據(jù)。該栓鎖電路耦接于該數(shù)據(jù)總線，并且用來接收 該數(shù)據(jù)總線所傳送的該多個像素數(shù)據(jù)。此外，該栓鎖電路包含有多個栓鎖器 及多個邏輯電路。該多個栓鎖器用來存儲該數(shù)據(jù)總線傳送的該多個像素數(shù)據(jù)。 該多個邏輯電路用來根據(jù)一讀取控制信號，對該多個栓鎖器所存儲的像素數(shù) 據(jù)進(jìn)行邏輯運(yùn)算。
本發(fā)明另揭露一種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)。該電路系 統(tǒng)包含有一存儲器及一栓鎖電路。該存儲器包含至少一存儲器區(qū)塊(Memory Bank),其中，每一存儲器區(qū)塊包含一內(nèi)部數(shù)據(jù)總線，并且用來存儲多個像素 數(shù)據(jù)及根據(jù)一輸出控制信號，通過該內(nèi)部數(shù)據(jù)總線輸出該多個像素數(shù)據(jù)。該 栓鎖電路耦接于該存儲器，并用來根據(jù)一讀取控制信號，接收該存儲器輸出 的像素數(shù)據(jù)。
本發(fā)明另揭露一種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)。該電路系 統(tǒng)包含有多個存儲器區(qū)塊(Memory Bank )、多個分段數(shù)據(jù)總線及一栓鎖電路。 該多個存儲器區(qū)塊的每一存儲器區(qū)塊用來存儲多個像素數(shù)據(jù)及根據(jù)一輸出控
制信號，輸出該多個像素數(shù)據(jù)。該多個分段數(shù)據(jù)總線串聯(lián)成一列，用來傳送 該多個存儲器區(qū)塊所輸出的像素數(shù)據(jù)。其中，每一分段數(shù)據(jù)總線包含有一數(shù) 據(jù)總線區(qū)段及一傳輸門。該數(shù)據(jù)總線區(qū)段耦接于該多個存儲器區(qū)塊的一存儲 器區(qū)塊，并用來傳送該存儲器區(qū)塊所輸出的像素數(shù)據(jù)。該傳輸門耦接于該數(shù) 據(jù)總線區(qū)段與另一數(shù)據(jù)總線區(qū)段之間，并用來才艮據(jù)一開關(guān)控制信號，導(dǎo)通或 阻斷該數(shù)據(jù)總線區(qū)段與該另 一數(shù)據(jù)總線區(qū)段之間的傳輸連結(jié)。該栓鎖電路耦 接于該多個分段數(shù)據(jù)總線，并用來根據(jù)一讀取控制信號，接收該多個分段數(shù) 據(jù)總線所傳送的像素數(shù)據(jù)。


圖1為現(xiàn)有用于一顯示器的一控制及驅(qū)動電路的方塊示意圖。
圖2為本發(fā)明一實(shí)施例用于一顯示器的一控制及驅(qū)動電路的方塊示意
圖3至6為本發(fā)明一實(shí)施例根據(jù)圖2的控制及驅(qū)動電路的電路系統(tǒng)的示
附圖符號說明 10、 20
100、 300、 400 110、 210 112
114、 212
116 、 214
118、 216
120、 218
22、 32、 42、 52.
310、 410、 610
320
M—READ L—READ SC
控制及驅(qū)動電路 存儲器 時序控制裝置 移位寄存器 線栓鎖器 電平移位器 數(shù)/模轉(zhuǎn)換器 源極驅(qū)動器 62 電路系統(tǒng) 栓鎖電路 解碼器
輸出控制信號 讀取控制信號 開關(guān)控制信號
TG1、 TG2、 TG3、 TG4
傳輸門
MBK1、 MBK2、 MBK3、 MBK4 存4渚器區(qū)塊
M—DB1、 M_DB2、 M_DB3、 M—DB4 內(nèi)部凄史據(jù)總線
LR1 、 LR (N/4) 、 LR (N/4+l) 、 LR (N/2) 、 LR (N/2+l) 、 LR (3N/4) LRN 栓鎖器
LC1、 LC (N/4) 、 LC (N/4+l) 、 LC (N/2) 、 LC (N/2+l) 、 LC(3N/4) LCN 邏輯電路
SGDB1、 SGDB2、 SGDB3、 SGDB4 分段數(shù)據(jù)總線
SDB1、 SDB2、 SDB3、 SDB4 數(shù)據(jù)總線區(qū)段
DB1、 DB2、 DB3、 EX—DB、 M_DB1、 M_DB2、 M—DB3、 M—DB4
數(shù)據(jù)總線。
具體實(shí)施例方式
請參考圖2,圖2為本發(fā)明一實(shí)施例用于一顯示器的一控制及驅(qū)動電路 20的方塊示意圖。控制及驅(qū)動電路20的功能同于圖1的控制及驅(qū)動電路10， 用來轉(zhuǎn)換記體內(nèi)的圖像數(shù)據(jù)成適當(dāng)?shù)碾妷盒盘枺暂敵鲋溜@示器面板上的像 素?？刂萍膀?qū)動電路20包含有一電路系統(tǒng)22、 一時序控制裝置210、 一線栓 鎖器212、 一電平移位器214、 一數(shù)/模轉(zhuǎn)換器216及一源極驅(qū)動器218。電 路系統(tǒng)22用來讀取內(nèi)部的存儲器數(shù)據(jù)，并送至線栓鎖器212執(zhí)行列顯示數(shù)據(jù) 栓鎖信號的動作。時序控制裝置210通過相關(guān)控制信號及設(shè)定，控制電路系 統(tǒng)22的運(yùn)作，例如數(shù)據(jù)讀取的時間、順序、位置及數(shù)量。線栓鎖器212、電 平移位器214、數(shù)/模轉(zhuǎn)換器216及源極驅(qū)動器218相同于控制及驅(qū)動電路10 的對應(yīng)裝置，相關(guān)運(yùn)作原理不再贅述。
請接續(xù)參考圖3,圖3為本發(fā)明一實(shí)施例電路系統(tǒng)32的示意圖。電路系 統(tǒng)32用來實(shí)現(xiàn)圖2的電路系統(tǒng)22,其包含有一存儲器300、 一數(shù)據(jù)總線DB3 及一栓鎖電路310。存儲器300用來存儲顯示用的像素數(shù)據(jù)，以及根據(jù)時序 控制裝置210所輸出的一輸出控制信號M—READ來輸出像素數(shù)據(jù)。類似于圖1 的存儲器IOO,存儲器300較佳地一次輸出一列的像素數(shù)據(jù)(以下稱列顯示 數(shù)據(jù)信號)，而數(shù)據(jù)總線DB3用來傳送存儲器300輸出的列顯示數(shù)據(jù)信號。栓 鎖電路310用來接收數(shù)據(jù)總線DB3所傳送的列顯示數(shù)據(jù)信號，其包含栓鎖器 LR1-LRN及邏輯電路LC1 LCN。如圖3所示，栓鎖器LR1 ~ LRN及邏輯電路 LC1 - LCN交叉設(shè)置，并以一對一方式耦接。栓鎖器LR1 ~ LRN分別耦接于數(shù)
、LR(3N/4+l)、 、LC(3N/4+l)、
據(jù)總線DB3，用來存儲數(shù)據(jù)總線DB3所傳送的列顯示數(shù)據(jù)信號。在本實(shí)施例 中，栓鎖器的數(shù)量為顯示畫面一列的像素數(shù)目，并且每個栓鎖器存儲一個像 素的數(shù)據(jù)信號，使栓鎖器LR1 LRN正好可存儲一列的顯示數(shù)據(jù)信號。邏輯電 路LCI ~ LCN根據(jù)時序控制裝置210所輸出的一讀取控制信號L-READ,分別 對栓鎖器LR1 ~ LRN所存儲的像素數(shù)據(jù)信號進(jìn)行邏輯運(yùn)算，如反黑或反白等灰 階值調(diào)整。由上述可知，存儲器300通過數(shù)據(jù)總線DB3，將列顯示數(shù)據(jù)信號 平行地送至栓鎖電路310執(zhí)行相關(guān)邏輯運(yùn)算。因此，列顯示數(shù)據(jù)信號從存儲 器300傳送至線栓鎖器212的過程僅需一次的數(shù)據(jù)總線傳輸，并且由栓鎖電 路310來執(zhí)行邏輯運(yùn)算，可減低時序控制裝置210的設(shè)計上的復(fù)雜度及縮小 其芯片面積。
.另夕卜，在實(shí)作上，由于存儲器300與栓鎖電路310尺寸不一，因此列顯 示數(shù)據(jù)信號在存儲器的位置與輸出至栓鎖電路310的位置定義不同。為了讓
電路310,時序控制裝置210輸蟲對應(yīng)于列顯示數(shù)據(jù)信號的第一地址信息 (initial address )結(jié)"f全鎖電3各310,以及l(fā)餘出對應(yīng)于該地址信息的重映地 址信息(remapped address)至存儲器300。另外，栓鎖電路310解碼第一 地址信息，以得知栓鎖器LR1 ~ LRN中每個栓鎖器的存儲對象。存儲器300通 過一解碼器320來解碼重映地址信息。
舉例來說，假設(shè)顯示器使用的畫面尺寸為640 x 480 (行x歹'j ),栓鎖電 路310應(yīng)有6"個栓鎖器，而存儲器300包含600 x 512記憶單元數(shù)組。若存 儲器300逐列存儲外部圖像來源提供的畫面數(shù)據(jù)時，對畫面數(shù)據(jù)中第一列的 列顯示數(shù)據(jù)來說，存儲器300通過第一列的存儲器單元存儲600個像素數(shù)據(jù)， 另外通過第二列的前40個存儲器單元存儲剩下的40個像素數(shù)據(jù)。因此，當(dāng) 第一列的列顯示數(shù)據(jù)信號需要輸出至顯示器面板時，時序控制裝置210輸出 的重映地址信息在解碼后，存儲器300得知需要輸出的像素數(shù)據(jù)的范圍為第 一列全部及第二列前40個存儲器單元的像素數(shù)據(jù)。時序控制裝置210輸出的 第一地址信息在解碼后，栓鎖電路310控制栓鎖器LR1 ~ LRN依序存儲存儲器 300輸出的數(shù)據(jù)，即栓鎖器LR1存儲存儲器300中第一列的第一個像素的數(shù) 據(jù)，而栓鎖器LRN存儲第二列的第40個像素的數(shù)據(jù)。換句話說，第一地址信 息及重映地址信息用來將二維的數(shù)據(jù)型態(tài)轉(zhuǎn)映(Remap )為一維的一數(shù)據(jù)型態(tài)。 請參考圖4,圖4為本發(fā)明另一實(shí)施例電路系統(tǒng)42的示意圖。電路系統(tǒng)
42用來實(shí)現(xiàn)圖2的電路系統(tǒng)22，其包含有一存儲器400及一栓鎖電路410。 存儲器400包含存儲器區(qū)塊(Memory Bank) MBK1 MBK4，其分別包含一內(nèi)部 數(shù)據(jù)總線M_DB1 ~ M—DB4。存儲器區(qū)塊MBK1 ~ MBK4用來存儲多個像素數(shù)據(jù)及 根據(jù)時序控制裝置210所輸出的一輸出控制信號M-READ,通過其內(nèi)部數(shù)據(jù)總 線M-DB1 - M_DB4輸出該多個像素數(shù)據(jù)。在本實(shí)施中，存儲器區(qū)塊MBK1 ~ MBK4 所存儲的像素數(shù)據(jù)可組成完整的列顯示數(shù)據(jù)信號，即每個存儲器區(qū)塊各存儲 一部分的列顯示數(shù)據(jù)信號。栓鎖電路410的結(jié)構(gòu)與運(yùn)作原理相同于圖3的栓 鎖電路310，亦包含栓鎖器LR1 LRN及邏輯電路LC1 LCN，且用來根據(jù)時序 控制裝置210所輸出的一讀取控制信號L—READ,接收存儲器400輸出的列顯 示數(shù)據(jù)信號。如圖4所示，栓鎖器LR1 LR(N/4)、 LR (N/4+1) ~ LR (N/2)、 LR(N/2+l) -LR(3N/4)及LR(3N/4+l) ~ LRN分別用來存儲內(nèi)部數(shù)據(jù)總線 M一DB1 ~M—DB4所輸出像素數(shù)據(jù)。較佳地，每個栓鎖器存儲列顯示數(shù)據(jù)信號中 一個像素的數(shù)據(jù)，如此一來，通過栓鎖器LR1 LRN，栓鎖電路410可接收完 整的列顯示數(shù)據(jù)信號。栓鎖器LR1 ~ LRN所存儲的像素數(shù)據(jù)信號接著經(jīng)由邏輯 電路LC1 LCN進(jìn)行邏輯運(yùn)算后，輸出至線栓鎖器212。由上可知，列顯示數(shù) 據(jù)信號經(jīng)分^:后存儲于不同的存儲器區(qū)塊，并分別通過其存儲器區(qū)塊的內(nèi)部 數(shù)據(jù)總線平行地輸出至栓鎖電路。因此，通過分段式內(nèi)部數(shù)據(jù)總線直接傳送 數(shù)據(jù)給栓鎖電路，本發(fā)明實(shí)施例可減低數(shù)據(jù)傳輸過程的功率消耗。
在電路系統(tǒng)42中，存儲器400的內(nèi)部數(shù)據(jù)總線M-DB1 M-DB4可能耦接 一外部數(shù)據(jù)總線EX—DB,以將圖像數(shù)據(jù)傳送至外部外圍組件。在此情況下， 為了順利輸出列顯示數(shù)據(jù)信號至栓鎖電路410,在存儲器區(qū)塊MBK1 MBK4中 內(nèi)部數(shù)據(jù)總線M—DB1 ~M_DB4與外部數(shù)據(jù)總線之間各設(shè)置一傳輸門。當(dāng)存儲器 區(qū)塊MBK1 ~ MBK4輸出列顯示數(shù)據(jù)信號至栓鎖電路410的期間，傳輸門阻斷兩 者之間的傳輸連結(jié)，才不致于使列顯示數(shù)據(jù)信號傳送至外部數(shù)據(jù)總線。若存 儲器400需要與外部數(shù)據(jù)總線進(jìn)行像素數(shù)據(jù)傳輸時，傳輸門則導(dǎo)通兩者之間 的傳輸連結(jié)，其中，該外部數(shù)據(jù)總線可由時序控制裝置210控制。另外，類 似于圖3的電路系統(tǒng)32,為使列顯示數(shù)據(jù)信號能被正確傳輸及接收，時序控 制裝置210亦需輸出對應(yīng)于列顯示數(shù)據(jù)信號的第一地址信息給栓鎖電路410, 以及輸出對應(yīng)于該地址信息的重映地址信息至存儲器區(qū)塊MBK1 MBK4。栓鎖 電路"G亦用來解碼第一地址信息，以得知栓鎖器LR1-LRN的存儲對象，而 存儲器區(qū)塊MBK1 MBM各包含一解碼器，用來解碼重映地址信息，以得知列
顯示數(shù)據(jù)信號的存儲位置。其工作原理已于前文中詳細(xì)解釋，在此處不再贅述。
'特別注意的是，此領(lǐng)域具有通常知識者可視所運(yùn)用的存儲器區(qū)塊大小與 像素數(shù)據(jù)量來決定存儲器區(qū)塊的教量，本實(shí)施例僅用作方便解釋本發(fā)明的概 念，其存儲器區(qū)塊的數(shù)量不僅限于四個。存儲器區(qū)塊的內(nèi)部總線與栓鎖電路 的栓鎖器的耦接情形亦不設(shè)限于本實(shí)施例，其耦接的栓鎖器數(shù)量可視需求而 調(diào)整。因此，在像素數(shù)據(jù)量(列顯示數(shù)據(jù)量)較少且存儲器區(qū)塊的內(nèi)部總線
的頻寬夠大的情況下，圖4的電路系統(tǒng)42可僅利用一個存儲器區(qū)塊來完成。 請參考圖5，圖5為根據(jù)圖4的電路系統(tǒng)42利用一存儲器區(qū)塊所實(shí)現(xiàn)的一電 路系統(tǒng)52的示意圖。由圖5可知，內(nèi)部數(shù)據(jù)總線NLDB1耦接于栓鎖器LR1 LRN，使存儲器區(qū)塊MBK1 —次輸出完整的列顯示數(shù)據(jù)信號的對象至栓鎖電路 410。
請參考圖6，圖6為本發(fā)明另一實(shí)施例電路系統(tǒng)62的示意圖。電路系統(tǒng) 62用來實(shí)現(xiàn)圖2的電路系統(tǒng)22，其包含有存儲器區(qū)塊(Memory Bank) MBK1 ~ MBK4、分段數(shù)據(jù)總線JSGDB1 ~ SGDB4及一栓鎖電路610。存儲器區(qū)塊MBK1 ~ MBK4 的每一存儲器區(qū)塊用來存儲多個像素數(shù)據(jù)及根據(jù)一輸出控制信號M_READ，輸 出該多個像素數(shù)據(jù)。在本實(shí)施中，存儲器區(qū)塊MBK1 MBK4所存儲的像素數(shù)據(jù) 可組成完整的列顯示數(shù)據(jù)信號，意即每個存儲器區(qū)塊存儲一部分的列顯示數(shù) 據(jù)信號。如圖6所示，分段數(shù)據(jù)總線SGDB1-SGDB4串聯(lián)成一列，并用來傳送 存儲器區(qū)塊MBK1 ~ MBK4所輸出的像素數(shù)據(jù)。分段數(shù)據(jù)總線SGDB1 ~ SGDB4各 包含一數(shù)據(jù)總線區(qū)段及一傳輸門，依序為數(shù)據(jù)總線區(qū)段SDB1 ~ SDB4及傳輸門 TGI ~ TG4。數(shù)據(jù)總線區(qū)段SDB1 ~ SDB4分別耦接于存儲器區(qū)塊MBK1 ~ MBK4, 并分別傳送存儲器區(qū)塊MBK1 -MBK4所輸出的像素數(shù)據(jù)。每個傳輸門用來根據(jù) 一開關(guān)控制信號SC,導(dǎo)通或阻斷兩個連續(xù)的分段數(shù)據(jù)總線之間的傳輸連結(jié)。 舉例來說，由圖6可知，傳輸門TG2耦接于數(shù)據(jù)總線區(qū)段SDB1與SDB2之間， 因此當(dāng)分段數(shù)據(jù)總線SGDB1及SGDB2有數(shù)據(jù)要共享或傳輸時，傳輸門TG2導(dǎo) 通傳輸連結(jié)；當(dāng)分段數(shù)據(jù)總線SGDB1及SGDB2需獨(dú)立作業(yè)時，傳輸門TG2則 阻斷兩者之間傳輸連結(jié)，使分段數(shù)據(jù)總線SGDB1及SGDB2的數(shù)據(jù)傳輸不會相 互影響。此外，若存儲器區(qū)塊MBK2需與外部外圍組件進(jìn)行數(shù)據(jù)傳輸時，可通 過傳輸門TG2-TG4導(dǎo)通傳輸連結(jié)來達(dá)成傳輸目的，其中，該外部外圍組件可 為時序控制裝置210。類似于圖4的栓鎖電路410，栓鎖電路610包含栓鎖器LR1-LRN及邏輯 電路LC1-LCN，并用來根據(jù)一讀取控制信號L-READ,接收分段數(shù)據(jù)總線 SGDB1 SGDB4所傳送的像素數(shù)據(jù)。栓鎖器LR1 ~ LR (N/4) 、 LR(N/4+l)~ LR(N/2)、 LR(N/2+l) ~ LR (3N/4)及LR (3N/4+l) ~ LRN分別用來存儲數(shù)據(jù)總線 區(qū)段SDB1 ~ SDB4所傳送的像素數(shù)據(jù)。邏輯電路1X1 ~ LCN2對栓鎖器LR1 ~ LRN 所存儲的像素數(shù)據(jù)信號進(jìn)行邏輯運(yùn)算。較佳地，每個栓鎖器存儲列顯示數(shù)據(jù) 信號中一個像素的數(shù)據(jù)，如此一來，通過栓鎖器LR1-LRN,栓鎖電路610可 接收完整的列顯示數(shù)據(jù)信號。另外，類似于圖4的電路系統(tǒng)42，為使列顯示 數(shù)據(jù)信號能被正確傳輸及接收，時序控制裝置210輸出對應(yīng)于列顯示數(shù)據(jù)信 號的第一地址信息給栓鎖電路610，以及輸出對應(yīng)于該地址信息的重映地址 信息至存儲器區(qū)塊MBK1 MBK4。栓鎖電路610解碼第一地址信息來得知栓鎖 器LR1 LRN的存儲對象，而存儲器區(qū)塊MBK1 MBK4各包含一解碼器，用來 解碼重映地址信息，以得知列顯示數(shù)據(jù)信號的存儲位置。其工作原理已于前 文中詳細(xì)解釋，于此處不再贅述。因此，由上可知，通過串聯(lián)、獨(dú)立且分段 的數(shù)據(jù)總線，本發(fā)明實(shí)施例能同時傳送多個存儲器區(qū)塊的數(shù)據(jù)，因此可利用 較低頻寬的數(shù)據(jù)總線以節(jié)省成本，并增加數(shù)據(jù)傳輸效率。
特別注意的是，此領(lǐng)域具有通常知識者可視所運(yùn)用的存儲器區(qū)塊大小與 像素數(shù)據(jù)量來決定存儲器區(qū)塊的數(shù)量，本實(shí)施例的目的在于解釋串聯(lián)、獨(dú)立、 分段的數(shù)據(jù)總線的概念，其存儲器區(qū)塊的數(shù)量不僅限于四個。每個分段數(shù)據(jù) 總線的總線區(qū)段與栓鎖電路的栓鎖器的耦接情形亦不設(shè)限于本實(shí)施例，其耦 接的栓鎖器數(shù)量可視需求而調(diào)整。另外，本實(shí)施例是以一次輸出一列顯示數(shù) 據(jù)為范例，因此簡單以共享的開關(guān)控制信號SC來控制傳輸門TG1 TG4。對 于某些顯示器的應(yīng)用，此領(lǐng)域具有通常知識者利用時序控制器210產(chǎn)生個別 的開關(guān)控制信號來獨(dú)立控制傳輸門TG1 TG4的導(dǎo)通或阻斷連結(jié)。
總括而言，在現(xiàn)有技術(shù)中，存儲器輸出的像素數(shù)據(jù)需先通過時序控制器 進(jìn)行圖像運(yùn)算后輸出至移位寄存器，最后再送至線栓鎖器。在這期間，像素 數(shù)據(jù)需經(jīng)過兩次的總線傳輸。因此，像素數(shù)據(jù)的傳輸過程消耗的功率較多， 且現(xiàn)有時序控制器的設(shè)計需較高復(fù)雜度及較大的芯片面積。相對于現(xiàn)有技術(shù)， 本發(fā)明實(shí)施例的栓鎖電路不僅替換移位寄存器并具有現(xiàn)有時序控制器的圖像 運(yùn)算功能，因此像素數(shù)據(jù)僅需一次總線傳輸。在本發(fā)明電路系統(tǒng)的第二實(shí)施 例中(圖4及5)，由于外部總線通常負(fù)責(zé)許多組件之間的數(shù)據(jù)傳遞，像素數(shù)
據(jù)通過內(nèi)部數(shù)據(jù)總線來傳送，可減低外部總線的負(fù)載量及消耗功率。在本發(fā) 明電路系統(tǒng)的第三實(shí)施例中(圖6),像素數(shù)據(jù)通過串聯(lián)、獨(dú)立且分段式的數(shù) 據(jù)匯排流來傳送，亦可當(dāng)成把一外部數(shù)據(jù)匯排流分成數(shù)個獨(dú)立區(qū)段，如此一 來，存儲器區(qū)塊內(nèi)的數(shù)據(jù)輸出可以多任務(wù)且獨(dú)立控制。因此，在數(shù)據(jù)量大的 情況下，本發(fā)明實(shí)施例不需要增加外部數(shù)據(jù)匯排流的頻寬，也增加控制上的 彈性。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請專利范圍所做的均 等變化與纟務(wù)飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)，包含有一存儲器，用來存儲多個像素數(shù)據(jù)及根據(jù)一輸出控制信號，輸出該多個像素數(shù)據(jù)；一數(shù)據(jù)總線，耦接于該存儲器，用來傳送該存儲器輸出的該多個像素數(shù)據(jù)；以及一栓鎖電路，耦接于該數(shù)據(jù)總線，用來接收該數(shù)據(jù)總線所傳送的該多個像素數(shù)據(jù)，該栓鎖電路包含有多個栓鎖器，用來存儲該數(shù)據(jù)總線傳送的該多個像素數(shù)據(jù)；以及多個邏輯電路，分別耦接于該多個栓鎖器，用來根據(jù)一讀取控制信號，對該多個栓鎖器所存儲的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
2. 如權(quán)利要求1所述的電路系統(tǒng)，其另包含一時序控制裝置，用來產(chǎn)生 該輸出控制信號及該讀取控制信號。
3. 如權(quán)利要求1所述的電路系統(tǒng)，其中，該栓鎖電路另用來解碼對應(yīng)于 該栓鎖電路所接收的該多個像素數(shù)據(jù)的一第一地址信息。
4. 如權(quán)利要求3所述的電路系統(tǒng)，其中，該第一地址信息對應(yīng)于一重映 地址信息。
5. 如權(quán)利要求4所述的電路系統(tǒng)，其另包含一解碼器，耦接于該存儲器， 用來解碼該重映地址信息后，輸出該重映地址信息至該存儲器。
6. 如權(quán)利要求l所述的電路系統(tǒng)，其另包含一線閂鎖器，耦接于該栓鎖 電路，用來接收該栓鎖電路所輸出的數(shù)據(jù)。
7. —種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)，包含有 一存儲器，包含至少一存儲器區(qū)塊，每一存儲器區(qū)塊包含一內(nèi)部數(shù)據(jù)總線，用來存儲多個像素數(shù)據(jù)及根據(jù)一輸出控制信號，通過該內(nèi)部數(shù)據(jù)總線輸 出該多個像素數(shù)據(jù)；以及一栓鎖電路，耦接于該存儲器，用來根據(jù)一讀取控制信號，接收該存儲 器輸出的像素數(shù)據(jù)。
8. 如權(quán)利要求7所述的電路系統(tǒng)，其另包含一時序控制裝置，用來產(chǎn)生 該輸出控制信號及該讀取控制信號。
9. 如權(quán)利要求7所述的電路系統(tǒng)，其中，該栓鎖電路包含有多個栓鎖器，用來存儲該存儲器輸出的像素數(shù)據(jù)；以及 多個邏輯電路，分別耦接于該多個栓鎖器，用來對該多個栓鎖器所存儲 的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
10. 如權(quán)利要求7所述的電路系統(tǒng)，其另包含至少一傳輸門，用來在該栓鎖電路接收該存儲器輸出的像素數(shù)據(jù)期間，阻斷或?qū)ㄔ摯鎯ζ鞯膬?nèi)部總線 與 一外部總線之間的一傳輸連結(jié)。
11. 如權(quán)利要求7所述的電路系統(tǒng)，其中，該栓鎖電路另用來解碼對應(yīng)于該栓鎖電路所接收的像素數(shù)據(jù)的 一 第 一地址信息。
12. 如權(quán)利要求11所述的電路系統(tǒng)，其中，該第一地址信息對應(yīng)于一重映地址信息。
13. 如權(quán)利要求12所述的電路系統(tǒng)，其中，該至少一存儲器區(qū)塊的每一 存儲器區(qū)塊另包含一解碼器，用來解碼該重映地址信息。
14. 如權(quán)利要求7所述的電路系統(tǒng)，其另包含一線閂鎖器，耦接于該栓鎖 電路，用來接收該栓鎖電路所輸出的數(shù)據(jù)。
15. —種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)，包含有多個存儲器區(qū)塊，每一存儲器區(qū)塊用來存儲多個像素數(shù)據(jù)及根據(jù)一輸出 控制信號，輸出該多個像素數(shù)據(jù)；多個分段數(shù)據(jù)總線，串聯(lián)成一列，用來傳送該多個存儲器區(qū)塊所輸出的 像素數(shù)據(jù)，每一分段數(shù)據(jù)總線包含有一數(shù)據(jù)總線區(qū)段，耦接于該多個存儲器區(qū)塊的一存儲器區(qū)塊，用來 傳送該存儲器區(qū)塊所輸出的像素數(shù)據(jù)；以及一傳輸門，耦接于該數(shù)據(jù)總線區(qū)段與另一數(shù)據(jù)總線區(qū)段之間，用來 根據(jù)一開關(guān)控制信號，導(dǎo)通或阻斷該數(shù)據(jù)總線區(qū)段與該另一數(shù)據(jù)總線區(qū)段之 間的傳輸連結(jié)；以及一栓鎖電路，耦接于該多個分段數(shù)據(jù)總線，用來根據(jù)一讀取控制信號， 接收該多個分段數(shù)據(jù)總線所傳送的像素數(shù)據(jù)。
16. 如權(quán)利要求15所述的電路系統(tǒng)，其另包含一時序控制裝置，用來產(chǎn) 生該輸出控制信號、該開關(guān)控制信號及該讀取控制信號。
17. 如權(quán)利要求15所述的電路系統(tǒng)，其中，該栓鎖電路包含有 多個栓鎖器，用來存儲該多個分段數(shù)據(jù)總線所傳送的像素數(shù)據(jù)；以及 多個邏輯電路，分別耦接于該多個栓鎖器，用來對該多個栓鎖器所存儲的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
18. 如權(quán)利要求15所述的電路系統(tǒng)，其中，每一分段數(shù)據(jù)總線的傳輸門是在該數(shù)據(jù)總線區(qū)段傳送像素數(shù)據(jù)期間，阻斷該數(shù)據(jù)總線區(qū)段與該上一分段 數(shù)據(jù)總線之間的傳輸連結(jié)。
19. 如權(quán)利要求15所述的電路系統(tǒng)，其中，該栓鎖電路另用來解碼對應(yīng) 于該栓鎖電路所接收的像素數(shù)據(jù)的一第 一地址信息。
20. 如權(quán)利要求19所述的電路系統(tǒng)，其中，該第一地址信息對應(yīng)于一重 映i也址4言息。
21. 如權(quán)利要求20所述的電路系統(tǒng)，其中，該至少一存儲器區(qū)塊的每一 存儲器區(qū)塊另包含一解碼器，用來解碼該重映地址信息。
22. 如權(quán)利要求15所述的電路系統(tǒng)，其另包含一線閂鎖器，耦接于該栓 鎖電路，用來接收該栓鎖電路所輸出的數(shù)據(jù)。
23. —種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)，包含有一時序控制裝置，用來產(chǎn)生一輸出控制信號及一讀取控制信號； 一存儲器，耦接于該時序控制裝置，用來存儲多個像素數(shù)據(jù)及根據(jù)該輸出控制信號，輸出該多個像素數(shù)據(jù)；一數(shù)據(jù)總線，耦接于該存儲器，用來傳送該存儲器輸出的該多個像素數(shù)據(jù)；以及一栓鎖電路，耦接于該數(shù)據(jù)總線及該時序控制裝置，用來接收該數(shù)據(jù)總線所傳送的該多個像素數(shù)據(jù)，該栓鎖電路包含有多個栓鎖器，用來存儲該數(shù)據(jù)總線傳送的該多個像素數(shù)據(jù)；以及 多個邏輯電路，分別耦接于該多個栓鎖器，用來根據(jù)該讀取控制信號,.對該多個栓鎖器所存儲的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
24. 如權(quán)利要求23所述的電路系統(tǒng)，其中，該栓鎖電路另用來解碼對應(yīng) 于該栓鎖電路所接收的該多個像素數(shù)據(jù)的一第一地址信息。
25. 如權(quán)利要求24所述的電路系統(tǒng)，其中，該第一地址信息對應(yīng)于一重 映地址信息。
26. 如權(quán)利要求25所述的電路系統(tǒng)，其另包含一解碼器，耦接于該存儲 器，用來解碼該重映地址信息后，輸出該重映地址信息至該存儲器。
27. 如權(quán)利要求23所述的電路系統(tǒng)，其另包含一線閂鎖器，耦接于該栓 鎖電路，用來接收該栓鎖電路所輸出的數(shù)據(jù)。
28. —種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)，包含有' 一時序控制裝置，用來產(chǎn)生一輸出控制信號及一讀取控制信號； 一存儲器，耦接于該時序控制裝置，該存儲器包含至少一存儲器區(qū)塊， 每一存儲器區(qū)塊包含一 內(nèi)部數(shù)據(jù)總線，用來存儲多個像素數(shù)據(jù)及根據(jù)該輸出 控制信號，通過該內(nèi)部數(shù)據(jù)總線輸出該多個像素數(shù)據(jù)；以及一栓鎖電路，耦接于該存儲器及該時序控制裝置，用來根據(jù)該讀取控制 信號，接收該存儲器輸出的像素數(shù)據(jù)。
29. 如權(quán)利要求28所述的電路系統(tǒng)，其中，該栓鎖電路包含有 多個栓鎖器，用來存儲該存儲器輸出的像素數(shù)據(jù)；以及 多個邏輯電路，分別耦接于該多個栓鎖器，用來對該多個栓鎖器所存儲的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
30. 如權(quán)利要求28所述的電路系統(tǒng)，其另包含至少一傳輸門，用來在該 栓鎖電路接收該存儲器輸出的像素數(shù)據(jù)期間，阻斷或?qū)ㄔ摯鎯ζ鞯膬?nèi)部總 線與 一外部總線之間的一傳輸連結(jié)。
31. 如權(quán)利要求28所述的電路系統(tǒng)，其中，該栓鎖電路另用來解碼對應(yīng) 于該栓鎖電路所接收的像素數(shù)據(jù)的一第 一地址信息。
32. 如權(quán)利要求31所述的電路系統(tǒng)，其中，該第一地址信息對應(yīng)于一重 映地址信息。
33. 如權(quán)利要求32所述的電路系統(tǒng)，其中，該至少一存儲器區(qū)塊的每一 存儲器區(qū)塊另包含一解碼器，用來解碼該重映地址信息。
34. 如權(quán)利要求28所述的電路系統(tǒng)，其另包含一線閂鎖器，耦接于該檢 鎖電路，用來接收該栓鎖電路所輸出的數(shù)據(jù)。
35. —種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)，包含有 一時序控制裝置，用來產(chǎn)生一輸出控制信號、 一開關(guān)控制信號及一讀取控制信號；多個存儲器區(qū)塊，耦接于該時序控制裝置，每一存儲器區(qū)塊用來存儲多 個像素數(shù)據(jù)及根據(jù)該輸出控制信號，輸出該多個像素數(shù)據(jù)；多個分段數(shù)據(jù)總線，串聯(lián)成一列，用來傳送該多個存儲器區(qū)塊所輸出的 像素數(shù)據(jù)，每一分段數(shù)據(jù)總線包含有一數(shù)據(jù)總線區(qū)段，耦接于該多個存儲器區(qū)塊的一存儲器區(qū)塊，用來 傳送該存儲器區(qū)塊所輸出的像素數(shù)據(jù)；以及一傳輸門，耦接于該數(shù)據(jù)總線區(qū)段與另一數(shù)據(jù)總線區(qū)段之間，用來 根據(jù)該開關(guān)控制信號，導(dǎo)通或阻斷該數(shù)據(jù)總線區(qū)段與該另 一數(shù)據(jù)總線區(qū)段之 間的傳輸連結(jié)；以及一栓鎖電路，耦接于該多個分段數(shù)據(jù)總線及該時序控制裝置，用來根據(jù) 該讀取控制信號，接收該多個分段數(shù)據(jù)總線所傳送的像素數(shù)據(jù)。
36. 如權(quán)利要求35所述的電路系統(tǒng)，其中，該栓鎖電路包含有 多個栓鎖器，用來存儲該多個分段數(shù)據(jù)總線所傳送的像素數(shù)據(jù)；以及 多個邏輯電^^，分別耦接于該多個栓鎖器，用來對該多個栓鎖器所存儲的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
37. 如權(quán)利要求35所述的電路系統(tǒng)，其中，每一分段數(shù)據(jù)總線的傳輸門 是在該數(shù)據(jù)總線區(qū)段傳送像素數(shù)據(jù)期間，阻斷該數(shù)據(jù)總線區(qū)段與該上一分段 數(shù)據(jù)總線之間的傳輸連結(jié)。
38. 如權(quán)利要求35所述的電路系統(tǒng)，其中，該栓鎖電路另用來解碼對應(yīng) 于該栓鎖電路所接收的像素數(shù)據(jù)的 一 第 一地址信息。
39.如權(quán)利要求38所述的電路系統(tǒng)，其中，該第一地址信息對應(yīng)于一重 映地址信息。
40. 如權(quán)利要求39所述的電路系統(tǒng)，其中，該至少一存儲器區(qū)塊的每一 存儲器區(qū)塊另包含一解碼器，用來解碼該重映地址信息。
41. 如權(quán)利要求35所述的電路系統(tǒng)，其另包含一線閂鎖器，耦接于該栓 鎖電路，用來接收該栓鎖電路所輸出的數(shù)據(jù)。
全文摘要
一種用于一顯示器讀取存儲器數(shù)據(jù)的電路系統(tǒng)包含有一存儲器、一數(shù)據(jù)總線及一栓鎖電路。該存儲器用來存儲多個像素數(shù)據(jù)及根據(jù)一輸出控制信號，輸出該多個像素數(shù)據(jù)。該數(shù)據(jù)總線用來傳送該存儲器輸出的該多個像素數(shù)據(jù)。該栓鎖電路耦接于該數(shù)據(jù)總線，并且用來接收該數(shù)據(jù)總線所傳送的該多個像素數(shù)據(jù)。此外，該栓鎖電路包含有多個栓鎖器及多個邏輯電路。該多個栓鎖器用來存儲該數(shù)據(jù)總線傳送的該多個像素數(shù)據(jù)。該多個邏輯電路用來根據(jù)一讀取控制信號，對該多個栓鎖器所存儲的像素數(shù)據(jù)進(jìn)行邏輯運(yùn)算。
文檔編號G09G3/36GK101345028SQ20071012837
公開日2009年1月14日 申請日期2007年7月10日 優(yōu)先權(quán)日2007年7月10日
發(fā)明者楊榮平 申請人:聯(lián)詠科技股份有限公司