專利名稱：移位寄存器以及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及移位寄存器以及顯示裝置。尤其涉及由互相連接的時鐘反相器構(gòu)成的時鐘反相器型移位寄存器，該互相連接的時鐘反相器形成多個級，還涉及在其外圍驅(qū)動電路的一部分中使用這種移位寄存器的有源矩陣顯示裝置。
背景技術(shù)：
迄今，已知在使用時鐘反相器的移位寄存器中，基本電路包括一個時鐘反相器，其中，在正電源與負(fù)電源之間串聯(lián)連接四個晶體管元件，輸入脈沖在其間移位并與時鐘脈沖保持同步(例如，見參考專利1)。
參考專利1日本已公開專利特開平11-134893(尤其參見第0018-0020段，第0023-0025段，以及附圖2與4)。
以下參照相應(yīng)附圖具體描述根據(jù)該背景技術(shù)的傳統(tǒng)移位寄存器。圖9作為一個已知實例，圖示了傳統(tǒng)移位寄存器中一個移位級的電路結(jié)構(gòu)圖。顯然，從該電路圖可知，一個移位級由一個單元電路組成，該單元電路形成一對時鐘反相器101，102以及一個下一級反相器103。多個這種移位級級聯(lián)可構(gòu)成一個移位寄存器。
時鐘反相器101由PMOS晶體管Qp101和NMOS晶體管Qn101、PMOS晶體管Qp102以及NMOS晶體管Qn102組成，其中，PMOS晶體管Qp101和NMOS晶體管Qn101的柵級和漏級分別連接在一起，因此構(gòu)成一個C-MOS反相器；PMOS晶體管Qp102連接在PMOS晶體管Qp101的源級和正電源VDD之間，其接收時鐘脈沖ck1作為柵極輸入；而NMOS晶體管Qn102連接在NMOS晶體管Qn101的源級和負(fù)電源VSS之間，其接收時鐘脈沖ck1x作為柵極輸入，時鐘脈沖ck1x與時鐘脈沖ck1反相。
與時鐘反相器101類似，時鐘反相器102由MOS晶體管Qp103和Qn103、PMOS晶體管Qp104以及NMOS晶體管Qn104組成，其中，MOS晶體管Qp103和Qn103的柵級和漏級分別連接在一起，因此構(gòu)成一個C-MOS反相器；PMOS晶體管Qp104連接在PMOS晶體管Qp103的源級和正電源VDD之間，其接收時鐘脈沖ck1x作為柵極輸入；而NMOS晶體管Qn104連接在NMOS晶體管Qn103的源級和負(fù)電源VSS之間，其接收時鐘脈沖ck1作為柵極輸入。
在這些時鐘反相器101和102中，相應(yīng)輸出端彼此相連，也就是，MOS晶體管Qp101和Qn101的公共漏級與MOS晶體管Qp103和Qn103的公共漏級互聯(lián)。輸入脈沖st1饋送入時鐘反相器101的輸入端，即MOS晶體管Qp101和Qn101的公共柵極，并且從時鐘反相器102的輸出端獲得輸出脈沖out1。
反相器103由PMOS晶體管Qp105和NMOS晶體管Qn105組成，它們的柵級和漏級分別連接在一起，因此構(gòu)成一個C-MOS反相器。反相器103的輸入端，即MOS晶體管Qp105和Qn105的公共柵極連接至?xí)r鐘反相器102的輸出端。反相器103的輸出端，即MOS晶體管Qp103和Qn103的公共漏極連接至?xí)r鐘反相器102的輸入端，即MOS晶體管Qp103和Qn103的公共柵極。
圖10圖示輸入脈沖st1、時鐘脈沖ck1、ck1x以及輸出脈沖out1之間的時序關(guān)系。在時鐘脈沖ck1的高電平期間(移位期間)，輸入脈沖st1進(jìn)入時鐘反相器101，并接著在時鐘脈沖ck1x的高電平期間(保持期間)由時鐘反相器102和103保持，因此，脈沖st1作為輸出脈沖out1移位至下一移位級。
在上述作為實例的傳統(tǒng)移位寄存器中，構(gòu)成基本電路的每一個時鐘反相器101和102包括多個元件，例如在電源VDD與VSS之間的四個晶體管，如果為縮短移位脈沖波形的上升時間和下降時間而增大晶體管的尺寸，則每一個移位級的輸入柵電容增強(qiáng)，以至于為驅(qū)動前一移位級，需要使晶體管的尺寸變得更大以增強(qiáng)驅(qū)動能力，因此，不能獲得移位寄存器的更快動作。
此外，存在另一個問題，即每一個晶體管閾值電壓Vth的變化有可能影響移位寄存器的特性，并且由于晶體管自身的閾值電壓Vth，很難降低需要的電源電壓。例如，現(xiàn)在假定PchMOS晶體管的閾值電壓大約為2.5v，并且NchMOS晶體管的閾值電壓大約為1.0v至1.5v，那么正側(cè)電路大約在2.0v至3.0v啟動一個動作，而負(fù)側(cè)電路大約在5v啟動一個動作，因此，帶來另外一個關(guān)于正負(fù)側(cè)動作對稱性的問題。

發(fā)明內(nèi)容
鑒于上述問題實施本發(fā)明。本發(fā)明的一個目的是，提供一種移位寄存器，其減小了在正負(fù)電源之間的晶體管元件的數(shù)量，因此降低了所需的電源電壓，并實現(xiàn)移位寄存器的更快速動作。
本發(fā)明的另一個目的在于提供一種在外圍驅(qū)動電路的一部分中使用這種移位寄存器的顯示裝置。
根據(jù)本發(fā)明的一個方面，提供一種由多個單元電路構(gòu)成的移位寄存器。每一個單元電路具有一個移位器，其包括一個“與非”(NAND)電路和一個保持器，該NAND電路接收輸入脈沖作為它的一個輸入；該保持器具有一個PMOS晶體管和一個NMOS晶體管，該兩個晶體管串聯(lián)連接在電源和饋送時鐘脈沖的時鐘輸入端之間，它們的柵極和漏級分別連接在一起，其中，該保持器的輸入端連接至該NAND電路的輸出端，該保持器的輸出電位作為另一個輸入饋送入該NAND電路。在具有這種結(jié)構(gòu)的移位寄存器中，各單元電路級聯(lián)以形成多個級。
根據(jù)本發(fā)明的另一個方面，提供一種具有多個兩維排列像素的顯示裝置，以及一種用于逐列或逐行選定該多個像素中的每一個的掃描器。在該顯示裝置中，這種結(jié)構(gòu)的移位寄存器作為掃描器使用。
在上述結(jié)構(gòu)的移位寄存器中，或在將該移位寄存器作為掃描器使用的顯示裝置中，由NAND電路構(gòu)成的移位器接收輸入脈沖作為該NAND電路的一個輸入，并根據(jù)保持器的輸出電位將該脈沖移位至保持器，以作為另一個輸入。該保持器保持移位脈沖與時鐘脈沖同步，并接著輸出該移位脈沖。也就是，通過使用時鐘脈沖自身即可實現(xiàn)移位寄存器的保持功能。對構(gòu)成移位器的NAND電路，可通過在正負(fù)電源之間級聯(lián)三個晶體管來實現(xiàn)。


聯(lián)系附圖參照說明書，可理解本發(fā)明的這些及其他目的，其中圖1是圖示代表本發(fā)明第一實施例的移位寄存器中一個移位級的電路結(jié)構(gòu)的電路圖；圖2是說明第一實施例中的移位寄存器動作的時序圖；圖3是一個電路圖，表示第一實施例中，由兩個單元電路級聯(lián)以形成第一實施例中的兩個移位級的電路結(jié)構(gòu)；圖4是說明具有兩個級聯(lián)移位級的移位寄存器動作的時序圖；圖5圖示代表本發(fā)明第二實施例的移位寄存器中的一個移位級的電路結(jié)構(gòu)圖；圖6是用于說明傳統(tǒng)移位寄存器動作的時序圖，其中連接有多個移位級；
圖7是說明根據(jù)本發(fā)明第二實施例的多級級聯(lián)的移位寄存器動作的時序圖；圖8是圖示使用本發(fā)明移位寄存器的有源矩陣液晶顯示裝置結(jié)構(gòu)實例的電路圖；圖9圖示傳統(tǒng)時鐘反相器型移位寄存器的結(jié)構(gòu)的電路圖；以及圖10是說明傳統(tǒng)時鐘反相器型移位寄存器動作的時序圖。
具體實施例方式
以下將參照相關(guān)附圖詳細(xì)描述本發(fā)明的部分優(yōu)選實施例。
第一實施例圖1是圖示代表本發(fā)明第一實施例的移位寄存器中一個移位級的電路結(jié)構(gòu)的電路圖。在本實施例的移位寄存器中，每一個移位級(單元電路)具有接收輸入脈沖st的移位器11，和用于保持該接收脈沖的保持器12，其中，該移位寄存器與一單獨(dú)的時鐘脈沖ck同步動作。
該移位器11在其結(jié)構(gòu)上由一個NAND電路組成，也就是，該移位器11包括一個PMOS晶體管Qp11，其漏級連接至正電源電壓VDD；一個與該P(yáng)MOS晶體管Qp11并聯(lián)的PMOS晶體管Qp12；一個NMOS晶體管Qn11，其漏級與這些MOS晶體管Qp11與Qp12的漏級連接到一起；以及一個NMOS晶體管Qn12，其漏級連接至NMOS晶體管Qn11的源級，該NMOS晶體管Qn11的源級連接至負(fù)電源VSS(或地GND)。
在該移位器11中，PMOS晶體管Qp11的柵極與NMOS晶體管Qn11的柵極共同聯(lián)接在一起，輸入脈沖st饋送入該公共柵極。PMOS晶體管Qp12的柵極與NMOS晶體管Qn12的柵極共同聯(lián)接在一起，保持器12的輸出電位施加到該公共柵極。
顯然，從圖1可知，通過級聯(lián)三個晶體管能實施該NAND電路，即在正電源VDD和負(fù)電源VSS(或GND)之間的MOS晶體管Qp11(Qp12)、Qn11和Qn12?？梢岳斫猓琋AND電路不僅限于作為一個實例在圖1中圖示的電路結(jié)構(gòu)，也可使用任何不同的已知電路結(jié)構(gòu)。在這種不同的已知電路結(jié)構(gòu)的每一個中，在電源VDD與VSS之間的晶體管元件數(shù)目是3。
保持器12包括一個PMOS晶體管Qp21和一個NMOS晶體管Qn21，PMOS晶體管Qp21的漏級連接至正電源VDD，NMOS晶體管Qn21的柵極和漏級分別與PMOS晶體管Qp21的柵極和漏級互聯(lián)，而時鐘脈沖ck饋送入NMOS晶體管Qn21的源級。
在該保持器12中，MOS晶體管Qp21和Qn21的公共柵級連接至移位器11的輸出端，即MOS晶體管Qp11、Qp12和Qn11的公共漏級。更進(jìn)一步地，保持器12的輸出端，即MOS晶體管Qp21和Qn21的公共漏級連接至移位器11中的MOS晶體管Qp12和Qn12的公共柵級，并且在該公共柵極施加輸出電位。
以下參照圖2的時序圖來說明該第一實施例的移位寄存器中的一個移位級的電路動作。圖2的時序圖顯示輸入脈沖st、時鐘脈沖ck、從移位器11輸出的輸出電位A(保持器12的輸入電位)以及輸出脈沖out之間的時序關(guān)系。
在時刻t11，當(dāng)輸入脈沖st從高電平(以下稱為“H”電平)轉(zhuǎn)變?yōu)榈碗娖?以下稱為“L”電平)時，該移位器11或NAND電路識別“L”電平，從而PMOS晶體管Qp11導(dǎo)通，其輸出電位A因此改變?yōu)椤癏”電平。在時刻t11之前的輸出電位A處于不定狀態(tài)。
在下一個時刻t12，時鐘脈沖ck從“H”電平轉(zhuǎn)變?yōu)椤癓”電平，從而保持器12中的NMOS晶體管Qn21的源電位變?yōu)椤癓”電平，因此NMOS晶體管Qn21導(dǎo)通，從而導(dǎo)致保持器12的輸出電位，即輸出脈沖out從“H”電平轉(zhuǎn)變?yōu)椤癓”電平。
隨后在時刻t13，輸入脈沖st從“L”電平轉(zhuǎn)變?yōu)椤癏”電平，但保持器12的輸出電位仍然處于“L”電平，以便PMOS晶體管Qp12保持在其導(dǎo)通狀態(tài)，而NMOS晶體管Qn12保持在其截止?fàn)顟B(tài)。因此移位器11的輸出電位A保持在“H”電平，而不發(fā)生任何變化。
在下一個時刻t14，時鐘脈沖ck從“L”電平轉(zhuǎn)變?yōu)椤癏”電平，以便保持器12中的NMOS晶體管Qn21的源電位變?yōu)椤癏”電平，因此NMOS晶體管Qn21截止，從而導(dǎo)致輸出脈沖out從“L”電平轉(zhuǎn)變?yōu)椤癏”電平。所以，PMOS晶體管Qp11和Qp12均截止，而NMOS晶體管Qn12導(dǎo)通，從而導(dǎo)致移位器11的輸出電位A從“H”電平轉(zhuǎn)變?yōu)椤癓”電平。
其后，在時刻t15，時鐘脈沖ck以與時刻t12相同的方式從“H”電平轉(zhuǎn)變?yōu)椤癓”電平，但是由于輸入脈沖st處于“H”電平狀態(tài)，因此PMOS晶體管Qp11和Qp12均截止，而NMOS晶體管Qn11和Qn12均導(dǎo)通。所以，移位器11的輸出電位A保持在其“L”電平狀態(tài)，以便輸出脈沖out保持在其“H”電平。
在完成上述一系列步驟后，輸入移位器11的輸入脈沖st保持在保持器12中，在隨后的波形整形后，執(zhí)行將輸出脈沖移位至下一移位級的操作。也就是，在整個移位寄存器的功能之外，該移位寄存器并不具備獨(dú)立的保持功能，而是通過使用時鐘脈沖ck自身(或與該時鐘脈沖一致的某些其他脈沖)來實施保持動作。
如上所述，每一個單元電路(移位級)由移位器11和保持器12組成，移位器11使用NAND電路實現(xiàn)移位功能，而保持器12使用時鐘脈沖ck自身(或與該時鐘脈沖一致的某些其他脈沖)實現(xiàn)保持功能，以便在正電源VDD和負(fù)電源VSS(或GND)之間的晶體管元件能在數(shù)量上減少為三個，因此與相關(guān)的傳統(tǒng)技術(shù)中使用四個晶體管相比，減少了一個元件。所以，盡管為縮短移位脈沖波形中的上升時間和下降時間而增大了晶體管尺寸，也可抑制每一個移位級的輸入柵電容的增加，以通過增大晶體管尺寸最終確保獲得較快的移位寄存器動作。
此外，由于晶體管的數(shù)目減少了一個，可相應(yīng)于每一個晶體管的閾值電壓Vth，降低所需的電源電壓?，F(xiàn)在假定，在一個實例中，PchMOS晶體管的閾值電壓大約為2.5v，并且NchMOS晶體管的閾值電壓大約為1.0v至1.5v，那么負(fù)側(cè)電路大約在2.5v開始動作、而正側(cè)電路大約在2.0v至3.0v開始動作將成為可能，因此，解決了關(guān)于正負(fù)側(cè)動作對稱性的問題。
圖3是一個電路圖，其圖示一個移位寄存器的結(jié)構(gòu)實例，其中，上述結(jié)構(gòu)的移位級(單元電路)級聯(lián)在一起以形成多個級。圖4是這種多級連接的時序圖。
顯然從圖3可知，在這種多級連接(本實例中為兩級連接)的情況下，上述結(jié)構(gòu)的移位級(單元電路)10(10-1，10-2)級聯(lián)在一起，其中，從第一移位級10-1獲得的輸出脈沖out1作為輸入脈沖st2饋送入第二移位級10-2，將彼此具有1/4相差的時鐘脈沖ck1和ck2分別饋送入第一移位級10-1和第二移位級10-2，因此觸發(fā)移位寄存器動作。
在圖4的時序圖中，第一移位級10-1的操作時間t11至t15對應(yīng)于圖2的操作時間t11至t15，第二移位級的操作時間t21至t25對應(yīng)于圖2的操作時間t11至t15。
上述實例代表兩級連接。在三級或更多級連接的情況下，移位級可如上述實例一樣級聯(lián)在一起，時鐘脈沖ck1和ck2可分別饋送入奇數(shù)移位級10-1、10-3、...和偶數(shù)移位級10-2、10-4、...。然而，當(dāng)時鐘脈沖ck1饋送入奇數(shù)移位級10-1、10-3、...中的第一、第五、...級時，與該時鐘脈沖ck1反相的時鐘脈沖ck1x分別饋送入第三、第七、...級。類似地，當(dāng)時鐘脈沖ck2饋送入偶數(shù)移位級10-2、10-4、...中的第二、第六、...級時，與該時鐘脈沖ck2反相的時鐘脈沖ck2x分別饋送入第四、第八、...級。在每一種情況下，不變的是將彼此之間具有1/4相差的時鐘脈沖ck1和ck2分別饋送入奇數(shù)移位級10-1、10-3、...和偶數(shù)移位級10-2、10-4、...。
第二實施例圖5是圖示代表本發(fā)明第二實施例的移位寄存器中一個移位級的電路結(jié)構(gòu)的電路圖。在該圖中，任何與圖1中的元件相應(yīng)的元件標(biāo)記為相同的參考數(shù)字或附圖標(biāo)記。該第二實施例的移位寄存器的基本結(jié)構(gòu)基于第一實施例的移位寄存器。也就是，除第一實施例中的單元電路10之外，其進(jìn)一步包括一個反相器電路21、一個波形整形移位電路22以及一個上升改善電路23。
反相器電路21用于通過消除前一級移位寄存器的任何不良影響來進(jìn)行邏輯匹配，其由串聯(lián)在正電源VDD和負(fù)電源VSS(或地GND)之間的一個PMOS晶體管Qp31和一個NMOS晶體管Qn31組成。這些MOS晶體管Qp31和Qn31的柵極和漏極分別共同連接在一起以構(gòu)成一個C-MOS反相器。輸入脈沖st饋送入MOS晶體管Qp31和Qn31的公共柵極。
波形整形移位電路22用于在通過波形整形來處理該接收的脈沖之后，將通過反相器電路21接收的輸入脈沖st移位至單元電路10。該電路22包括一個PMOS晶體管Qp41和一個NMOS晶體管Qn41，PMOS晶體管Qp41的漏級與正電源VDD相連，而NMOS晶體管Qn41的柵極和漏級分別與PMOS晶體管Qp41的柵極和漏級共同連接在一起，時鐘脈沖ck1饋送入NMOS晶體管Qn41的源級。
在該波形整形移位電路22中，其輸入端，即MOS晶體管Qp41和Qn41的公共柵級連接至反相器電路21的輸出端，即連接至MOS晶體管Qp31和Qn31的公共漏級；其輸出端，即MOS晶體管Qp41和Qn41的公共漏級連接至單元電路10的輸入端，即MOS晶體管Qp11和Qn11的公共柵級。
上升改善電路23用于改善輸出脈沖out的上升沿。該電路23包括一個PMOS晶體管Qp51、一個NMOS晶體管Qn51以及一個PMOS晶體管Qp52，PMOS晶體管Qp51和NMOS晶體管Qn51串聯(lián)在正電源VDD和負(fù)電源VSS(或地GND)之間，而PMOS晶體管Qp52與單元電路10中的NMOS晶體管Qn21并行連接。
在該上升改善電路23中，MOS晶體管Qp51和Qn51的柵極和漏級分別共同連接在一起，以構(gòu)成一個C-MOS反相器。MOS晶體管Qp51和Qn51的公共柵級連接至單元電路10中的MOS晶體管Qp21和Qn21的公共柵極。PMOS晶體管Qp52的柵極連接至MOS晶體管Qp51和Qn51的公共漏級。
在具有上述結(jié)構(gòu)的第二實施例的移位寄存器中，時鐘脈沖ck1饋送入波形整形移位電路22中的NMOS晶體管Qn41的源級，而與該時鐘脈沖ck1具有1/4相差的時鐘脈沖ck2饋送入單元電路10中的NMOS晶體管Qn21的源級。
現(xiàn)在，說明波形整形移位電路22的電路動作。由于波形整形移位電路22根據(jù)時鐘脈沖ck1動作，因此饋送入該波形整形電路22的輸入脈沖的波形被整形，并將這樣處理過的脈沖移位至下一級的單元電路10中。正是由于通過該波形整形移位電路22所執(zhí)行的這種波形整形，使得該輸入脈沖st如此整形，以使其在上升沿和下降沿變得陡峭，并接著將其輸入至單元電路10，因此，增強(qiáng)了單元電路10的頻率特性。當(dāng)該脈沖通過該波形整形電路22時，其相位被反轉(zhuǎn)。
考慮到這種相位反轉(zhuǎn)，提供反相器電路21以獲得該脈沖波形的邏輯匹配。也就是，由于反相器電路21反轉(zhuǎn)該輸入脈沖st的相位，盡管存在波形整形電路22，也能向單元電路10饋送入關(guān)于該輸入脈沖st的同相脈沖，這引起在進(jìn)入單元電路10之前的相位反轉(zhuǎn)。然而，反相器電路21并不是必需的。尤其是，即使沒有反相器電路21，通過將一個與時鐘脈沖ck1反相的時鐘脈沖ck1x饋送入波形整形移位電路22中的NMOS晶體管Qn41的源級，仍能將相應(yīng)于輸入脈沖st的同相脈沖饋送入單元電路10。
接著將說明上升改善電路23的電路動作。首先，如此形成單元電路10，以使時鐘脈沖ck2通過NMOS晶體管Qn21饋送入電路23，其中，由于存在NMOS晶體管Qn21，使得輸出脈沖out的上升特性變壞。因此，提供上升改善電路23來改善這種上升特性。
在該上升改善電路23中，與單元電路10的NMOS晶體管Qn21并行連接的PMOS晶體管Qp52與該NMOS晶體管Qn21組合而構(gòu)成一個C-MOS傳輸門一門(傳輸門)。時鐘脈沖ck2通過該C-MOS傳輸門一門饋送，以便PMOS晶體管Qp52快速響應(yīng)時鐘脈沖ck2的上升沿，從而與公知的時鐘脈沖ck2僅通過NMOS晶體管Qn21單獨(dú)饋送的情況相比，改善了輸出脈沖out的上升特性。
此處，由MOS晶體管Qp51與Qn51構(gòu)成的C-MOS反相器用于饋送一個脈沖給PMOS晶體管Qp52的柵極，該脈沖與饋送入NMOS晶體管Qn21柵極的脈沖反相。。因此，如果這樣設(shè)計該結(jié)構(gòu)，即能單獨(dú)產(chǎn)生與饋送入NMOS晶體管Qn21柵極的脈沖反相的脈沖，并接著將其饋送入PMOS晶體管Qp52的柵極，則有可能省去由MOS晶體管Qp51與Qn51構(gòu)成的C-MOS反相器。
如上所述，在第二實施例的移位寄存器中，其基本結(jié)構(gòu)基于第一實施例的移位寄存器，并且其進(jìn)一步包括一個波形整形移位電路22以及上升改善電路23，以便在獲得第一實施例的移位寄存器所獲得的效果的以外，還能獲得下述有益的功能效果。也就是，通過波形整形移位電路22的功能增強(qiáng)了頻率特性，同時通過上升改善電路23的功能提高了輸出脈沖out的上升特性。
與第一實施例的移位寄存器類似，第二實施例的移位寄存器也用于形成多級連接。以下，將根據(jù)第二實施例的多級連接移位寄存器與根據(jù)現(xiàn)有技術(shù)的傳統(tǒng)多級連接移位寄存器進(jìn)行比較。在傳統(tǒng)的多級連接移位寄存器中，在電源VDD與VSS之間提供四個晶體管，從圖6的時序圖可以明顯看出，電源電壓下降將產(chǎn)生故障，并且波形變得過度平滑，以至于在降低所需電源電壓以及獲得移位寄存器的更快速動作方面帶來問題。
同時，在根據(jù)本實施例的多級連接移位寄存器中，在電源VDD與VSS之間提供三個晶體管，從圖7的時序圖可以明顯看出，即使電源電壓下降也幾乎不產(chǎn)生故障，而且甚至在例如大約5.5v的低電源電壓下也能傳輸數(shù)據(jù)，而波形幾乎不變平滑。因此，與傳統(tǒng)的多級連接移位寄存器相比，使得將需要的電源電源降得更低，并實現(xiàn)更快速的移位寄存器動作成為可能。
應(yīng)用實例上述每一個實施例的移位寄存器適于用作有源矩陣型顯示裝置中外圍驅(qū)動電路的一部分，例如，在使用液晶單元作為像素顯示單元的有源矩陣型液晶顯示裝置中，可用作水平驅(qū)動電路或垂直驅(qū)動電路的掃描器。
圖8是圖示有源矩陣型液晶顯示裝置結(jié)構(gòu)實例的電路圖，其中采用了本發(fā)明的移位寄存器。在圖8中，多個像素33兩維排列在多個成行排列的掃描線31與多個成列排列的信號線32的相應(yīng)交叉點(diǎn)處。
多個像素33的每一個包括一個例如為TFT(薄膜晶體管)34的像素晶體管，其柵電極與源電極分別連接至掃描線31與信號線32；一個液晶像素單元35，其像素電極連接至相應(yīng)TFT34的漏電極；以及一個保持電容36，其一個電極連接至漏電極。對每一個像素，共同電位Vcom施加給液晶單元35的對置電極，而保持電容36的另一個電極與cs線39連接在一起。
通過水平驅(qū)動電路37選擇和驅(qū)動一列像素，以及垂直驅(qū)動電路38選擇和驅(qū)動一行像素，來一個接一個的選定多個像素33的每一個，并接著通過信號線32從水平驅(qū)動電路37寫入一個信號。水平驅(qū)動電路37和垂直驅(qū)動電路38中具有一個掃描器，以實現(xiàn)在水平方向與垂直方向的漸進(jìn)掃描，上述實施例的移位寄存器就用作這種掃描器。
因此，在有源矩陣型液晶顯示裝置中，在其外圍驅(qū)動電路的一部分中，例如水平驅(qū)動電路37或垂直驅(qū)動電路38的一部分中，將根據(jù)上述實施例的移位寄存器用作掃描器，該移位寄存器可以降低所需的驅(qū)動電源電壓，并加速移位寄存器的動作，因而將降低液晶顯示裝置自身所需要的電源電壓，并進(jìn)一步增加其顯示速度。
在該實例中，給出了將本發(fā)明的移位寄存器用作液晶顯示裝置掃描器的示例情況的說明，其中，在該液晶顯示裝置中采用液晶單元作為每一個像素顯示單元。然而，可以理解，這種應(yīng)用并不僅限于此類液晶顯示裝置中的掃描器，即該移位寄存器也可用作任何一般的有源矩陣型顯示裝置中的掃描器，例如用于使用EL元件作為像素顯示單元的EL(電致發(fā)光)顯示裝置中。
此外，本發(fā)明的應(yīng)用并不僅限于用作顯示裝置中的掃描器的移位寄存器，而且可用作例如由CMOS圖像處理器代表的X-Y尋址型固態(tài)圖像傳感器的掃描器。
根據(jù)本發(fā)明，如上所述，通過NAND電路能實現(xiàn)移位功能，通過使用時鐘脈沖本身(或某些其它的與時鐘脈沖一致的脈沖)能實現(xiàn)保持功能，因此，降低了所需的電源電壓，并加速移位寄存器的動作。
權(quán)利要求
1.一種包括多個單元電路的移位寄存器，每一個單元電路包括一個移位器，包括一個“與非”(NAND)電路，該NAND電路接收輸入脈沖并將該輸入脈沖作為其輸入；以及一個具有PMOS晶體管和NMOS晶體管的保持器，該P(yáng)MOS晶體管和NMOS晶體管串連連接在電源和饋送時鐘脈沖的時鐘輸入端之間，它們的柵極和漏級分別共同連接在一起，其中，所述保持器的輸入端連接至所述NAND電路的輸出端，所述保持器的輸出電位作為另一個輸入饋送入所述NAND電路。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其中，所述單元電路級聯(lián)以形成多個級，并且奇數(shù)級單元電路與偶數(shù)級單元電路分別與彼此具有1/4相差的時鐘脈沖同步動作。
3.根據(jù)權(quán)利要求1所述的移位寄存器，所述保持器中進(jìn)一步具有一個與該NMOS晶體管并行連接的PMOS晶體管，該P(yáng)MOS晶體管接收與饋送入所述保持器的輸入脈沖反相的脈沖，并將該脈沖作為其柵極輸入。
4.根據(jù)權(quán)利要求3所述的移位寄存器，其進(jìn)一步具有一個反相器電路，用于反轉(zhuǎn)饋送入所述保持器的輸入脈沖的相位，接著將該反相脈沖饋送入所述PMOS晶體管的柵極。
5.根據(jù)權(quán)利要求1所述的移位寄存器，其進(jìn)一步具有一個波形整形移位電路，其將輸入脈沖的波形整形，使其與相對于饋送入所述保持器的時鐘脈沖具有1/4相差的時鐘脈沖同步，并接著將該經(jīng)波形整形的脈沖饋送入所述移位器。
6.根據(jù)權(quán)利要求5所述的移位寄存器，其進(jìn)一步具有一個反相器電路，用于反轉(zhuǎn)所述輸入脈沖的相位，并將該反相脈沖饋送入所述波形整形移位電路。
7.一種顯示裝置，具有多個兩維排列的像素；以及用于逐行或逐列選定每一個所述像素的掃描器；其中，所述掃描器由一個移位寄存器組成，該移位寄存器包括多個級聯(lián)在一起以形成多個級的單元電路，每一個單元電路具有一個移位器，包括一個NAND電路，該NAND電路接收輸入脈沖并將該輸入脈沖作為其輸入；以及一個具有PMOS晶體管和NMOS晶體管的保持器，該P(yáng)MOS晶體管和NMOS晶體管串連連接在電源和饋送時鐘脈沖的時鐘輸入端之間，它們的柵極和漏級分別共同連接在一起，其中，所述保持器的輸入端連接至所述NAND電路的輸出端，所述保持器的輸出電位作為另一個輸入饋送入所述NAND電路；并且該奇數(shù)級單元電路與偶數(shù)級單元電路分別與彼此具有1/4相差的時鐘脈沖同步動作。
8.根據(jù)權(quán)利要求7所述的顯示裝置，所述保持器中進(jìn)一步具有一個與該NMOS晶體管并行連接的PMOS晶體管，該P(yáng)MOS晶體管接收與饋送入所述保持器的輸入脈沖反相的脈沖，并將該脈沖作為其柵極輸入。
9.根據(jù)權(quán)利要求8所述的顯示裝置，其進(jìn)一步具有一個反相器電路，用于反轉(zhuǎn)饋送入所述保持器的輸入脈沖的相位，并接著將該反相脈沖饋送入所述PMOS晶體管的柵極。
10.根據(jù)權(quán)利要求7所述的顯示裝置，其進(jìn)一步具有一個波形整形移位電路，其將輸入脈沖的波形整形，使其與相對于饋送入所述保持器的時鐘脈沖具有1/4相差的時鐘脈沖同步，并接著將該整形波形脈沖饋送入所述移位器。
11.根據(jù)權(quán)利要求10所述的顯示裝置，其進(jìn)一步具有一個反相器電路，用于反轉(zhuǎn)所述輸入脈沖的相位，并將該反相脈沖饋送入所述波形整形移位電路。
12.根據(jù)權(quán)利要求7所述的顯示裝置，其中，所述多個像素顯示單元是液晶單元。
全文摘要
一種移位寄存器，包括級聯(lián)在一起以形成多個移位級的單元電路。每一個單元電路具有一個移位器和一個保持器，該移位器包括一個“與非”(NAND)電路，該NAND電路接收輸入脈沖并將該輸入脈沖作為其輸入；該保持器具有PMOS晶體管和NMOS晶體管，該P(yáng)MOS晶體管和NMOS晶體管串連連接在電源和饋送時鐘脈沖的時鐘輸入端之間，它們的柵極和漏級分別共同連接在一起。保持器的輸入端連接至NAND電路的輸出端，保持器的輸出電位作為另一個輸入饋送入該NAND電路。奇數(shù)級單元電路與偶數(shù)級單元電路分別與彼此具有1/4相差的時鐘脈沖同步動作。保持器保持與時鐘脈沖同步的移位脈沖，并接著輸出該移位脈沖。在該結(jié)構(gòu)中，能減少正、負(fù)電源之間晶體管的數(shù)量，以使所需的電源電壓降得更低，并加速移位寄存器的動作。
文檔編號G09G3/20GK1538457SQ20041003300
公開日2004年10月20日 申請日期2004年2月25日 優(yōu)先權(quán)日2003年2月25日
發(fā)明者野田和宏 申請人:索尼株式會社