專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種具有內(nèi)置RAM的半導(dǎo)體集成電路，尤其涉及一種將輸入的數(shù)據(jù)寫入RAM，再根據(jù)從RAM讀出的數(shù)據(jù)驅(qū)動(dòng)LCD的半導(dǎo)體集成電路(LCD驅(qū)動(dòng)器)。
背景技術(shù)：
在現(xiàn)有技術(shù)的LCD驅(qū)動(dòng)器中，當(dāng)輸入數(shù)據(jù)的位數(shù)比從MPU輸入RAM存儲(chǔ)的數(shù)據(jù)而使用的數(shù)據(jù)總線位數(shù)少時(shí)，將數(shù)據(jù)分配給數(shù)據(jù)總線的高位線。圖4表示在現(xiàn)有技術(shù)的LCD驅(qū)動(dòng)器中的數(shù)據(jù)總線與數(shù)據(jù)的關(guān)系。這里圍繞數(shù)據(jù)總線的位數(shù)是8位，數(shù)據(jù)的位數(shù)是5位時(shí)的情況進(jìn)行說明。
如圖4所示，在現(xiàn)有的LCD驅(qū)動(dòng)器中，由數(shù)據(jù)總線所包含的8位線D7～D0中的高位5位線D7～D3提供5位數(shù)據(jù)R4～R0，另外，低位3位線D2～D0中的數(shù)據(jù)，因?yàn)闆]有存儲(chǔ)進(jìn)RAM中，所以，表示為空數(shù)據(jù)“*”。
但是，根據(jù)用戶的技術(shù)要求，需要把分配到數(shù)據(jù)總線低位線一側(cè)的數(shù)據(jù)提供給RAM，另外，因?yàn)閿?shù)據(jù)的位數(shù)也不一樣，所以，每次均需要變更LCD驅(qū)動(dòng)器的配置。

發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的是提供一種能夠?qū)斎霐?shù)據(jù)的數(shù)據(jù)總線進(jìn)行線選擇的半導(dǎo)體集成電路，所述半導(dǎo)體集成電路在輸入RAM存儲(chǔ)的數(shù)據(jù)而使用的數(shù)據(jù)總線位數(shù)和所輸入的數(shù)據(jù)位數(shù)不一致時(shí)，能夠進(jìn)行數(shù)據(jù)總線的線選擇。
為解決以上課題，本發(fā)明所涉及的半導(dǎo)體集成電路具有以下三個(gè)部分，即K位(K為大于等于2的整數(shù))的數(shù)據(jù)總線，用于輸入數(shù)據(jù)；選擇電路，其在由總線輸入N位(N為小于等于K的整數(shù))數(shù)據(jù)時(shí)，根據(jù)所設(shè)定的信號(hào)，選擇通過總線的高位一側(cè)的N條線或低位一側(cè)的N條線中的一方輸入的數(shù)據(jù)；RAM(隨機(jī)存取存儲(chǔ)器)，存儲(chǔ)由選擇電路所選擇的數(shù)據(jù)。
此處的選擇電路可以包括第一選擇電路和第二選擇電路，該第一選擇電路是指根據(jù)對(duì)應(yīng)所輸入數(shù)據(jù)的位數(shù)N設(shè)定的信號(hào)，從所輸入的N位的數(shù)據(jù)中選擇多位；該第二選擇電路，是指根據(jù)對(duì)應(yīng)總線的高位線和低位線中的所需要的一方而設(shè)定的信號(hào)，選擇由第一選擇電路輸出的多位中的N個(gè)，以提供給RAM。
或者，選擇電路還可以包括第一選擇電路，其根據(jù)對(duì)應(yīng)于總線的高位一側(cè)的線和低位一側(cè)的線當(dāng)中所需要的一方而設(shè)定的信號(hào)，選擇通過總線的高位一側(cè)的多條線和低位一側(cè)的多條線中的任何一方輸入的數(shù)據(jù)；第二選擇電路，其根據(jù)對(duì)應(yīng)于輸入數(shù)據(jù)的位數(shù)N而設(shè)定的信號(hào)，從第一選擇電路輸出的數(shù)據(jù)中，選擇N位以提供給RAM。
根據(jù)以上構(gòu)成的本發(fā)明，在內(nèi)置有RAM的半導(dǎo)體集成電路中，當(dāng)輸入存儲(chǔ)在RAM中的數(shù)據(jù)所使用的總線的位數(shù)和輸入數(shù)據(jù)的位數(shù)相異時(shí)，可以進(jìn)行輸入數(shù)據(jù)的總線的線選擇。


圖1是本發(fā)明的第一實(shí)施方式涉及的半導(dǎo)體集成電路構(gòu)成示意圖。
圖2表示數(shù)據(jù)總線D0～D7中的數(shù)據(jù)。
圖3是本發(fā)明的第二實(shí)施方式涉及的半導(dǎo)體集成電路構(gòu)成示意圖。
圖4是現(xiàn)有技術(shù)的LCD驅(qū)動(dòng)器中的數(shù)據(jù)總線和數(shù)據(jù)的關(guān)系示意圖。
具體實(shí)施例方式
以下，參照附圖，圍繞本發(fā)明的實(shí)施方式進(jìn)行說明。這里，同一組成元件附加相同的符號(hào)，并省略說明。
圖1給出了本發(fā)明第一實(shí)施方式的半導(dǎo)體集成電路構(gòu)成圖，如圖1所示，該半導(dǎo)體集成電路由以下部分構(gòu)成；即，8位數(shù)據(jù)總線D0～D7，用于從MPU輸入數(shù)據(jù)；選擇器SEL(0)～SEL(6)，從被數(shù)據(jù)總線D0～D7輸入的任意位數(shù)的數(shù)據(jù)中分別選擇兩位；選擇器SEL(7)～SEL(13)，其分別從選擇器SEL(0)～SEL(6)所選擇的兩位數(shù)中選擇1位；RAM 1，用于存儲(chǔ)通過8位數(shù)據(jù)總線L0～L7從選擇器SEL(7)～SEL(13)供給的數(shù)據(jù)；這里，根據(jù)被輸入數(shù)據(jù)的位數(shù)，將位數(shù)設(shè)定信號(hào)P0～P2設(shè)定成高電平或低電平，如果位數(shù)設(shè)定信號(hào)的P0～P2的值用‘1’或‘0’表示，那么，通常當(dāng)輸入N位數(shù)據(jù)時(shí)，將位數(shù)設(shè)定信號(hào)P0～P2設(shè)定成N＝(P2·22+P1·2+P0)。例如，要想輸入1位的輸入數(shù)據(jù)R0時(shí)，設(shè)定為(P2，P1，P0)＝(0，0，1)；要想輸入2位的輸入數(shù)據(jù)R1和R0時(shí)，設(shè)定為(P2，P1，P0)＝(0，1，0)；要想輸入7位的輸入數(shù)據(jù)R6～R0時(shí)，設(shè)定為(P2，P1，P0)＝(1，1，1)；以及，輸入8位的輸入數(shù)據(jù)R7～R0時(shí)，設(shè)定為(P2，P1，P0)＝(0，0，0)。
選擇器SEL(0)～SEL(6)分別從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)，基于位數(shù)設(shè)定信號(hào)P0～P2，從輸入端X0～X7輸入的數(shù)據(jù)內(nèi)，選擇輸入端XN輸入的數(shù)據(jù)，并從輸出端A輸出，這里，N＝(P2·22+P1·2+P0)。
選擇器SEL(7)～SEL(13)，分別根據(jù)模式信號(hào)M，進(jìn)行選擇，即，當(dāng)M＝0時(shí)，選擇從輸入端A輸入的數(shù)據(jù)，當(dāng)M＝1時(shí)，選擇從輸入端B輸入的數(shù)據(jù)，并從輸出端O輸出；當(dāng)從MPU輸入數(shù)據(jù)時(shí)，模式信號(hào)M，表示分配給數(shù)據(jù)總線的高位一側(cè)，還是分配給低位一側(cè)；M＝0時(shí)，表示通過數(shù)據(jù)總線D0～D7的高位一側(cè)輸入數(shù)據(jù)；M＝1時(shí)，表示通過數(shù)據(jù)總線D0～D7的低位一側(cè)輸入數(shù)據(jù)。
RAM 1存儲(chǔ)選擇器SEL(7)～SEL(13)的輸出數(shù)據(jù)，但是，RAM 1存儲(chǔ)選擇器SEL(7)～SEL(13)內(nèi)的上側(cè)N個(gè)(N＝(P2·22+P1·2+P0))選擇器輸出的數(shù)據(jù)，不存儲(chǔ)其他選擇器輸出的數(shù)據(jù)。
下面，參照?qǐng)D2，對(duì)本實(shí)施方式的半導(dǎo)體集成電路的工作原理進(jìn)行說明。圖2表示數(shù)據(jù)總線D0～D7中的數(shù)據(jù)的示意圖。這里，符號(hào)“*”代表空數(shù)據(jù)。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(0)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R0，另外，當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位位一側(cè)(M＝0)時(shí)，選擇器SEL(0)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X0輸入的數(shù)據(jù)R0；當(dāng)(P2，P1，P0)＝(0，0，1)時(shí)，從輸出端A輸出由輸入端X1輸入的數(shù)據(jù)R0；當(dāng)(P2，P1，P0)＝(0，1，0)時(shí)，從輸出端A輸出由輸入端X2輸入的數(shù)據(jù)R0；當(dāng)(P2，P1，P0)＝(0，1，1)時(shí)，從輸出端A輸出由輸入端X3輸入的數(shù)據(jù)R0；當(dāng)(P2，P1，P0)＝(1，0，0)時(shí)，從輸出端A輸出由輸入端X4輸入的數(shù)據(jù)R0；當(dāng)(P2，P1，P0)＝(1，0，1)時(shí)，從輸出端A輸出由輸入端X5輸入的數(shù)據(jù)R0；當(dāng)(P2，P1，P0)＝(1，1，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R0；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R0。另一方面，選擇器SEL(7)在M＝0時(shí)，選擇從選擇器SEL(0)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(0)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L0。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(1)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R1，另外，在輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位一側(cè)，(M＝0)時(shí)，選擇器SEL(1)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X1輸入的數(shù)據(jù)R1；當(dāng)(P2，P1，P0)＝(0，1，0)時(shí)，從輸出端A輸出由輸入端X2輸入的數(shù)據(jù)R1；(P2，P1，P0)＝(0，1，1)時(shí)，從輸出端A輸出由輸入端X3輸入的數(shù)據(jù)R1；(P2，P1，P0)＝(1，0，0)時(shí)，從輸出端A輸出由輸入端X4輸入的數(shù)據(jù)R1；(P2，P1，P0)＝(1，0，1)時(shí)，從輸出端A輸出由輸入端X5輸入的數(shù)據(jù)R1；(P2，P1，P0)＝(1，1，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R1；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R1。另一方面，選擇器SEL(8)在M＝0時(shí)，選擇從選擇器SEL(1)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(1)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L1。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(2)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R2，另外，在輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位一側(cè)，在(M＝0)中，選擇器SEL(2)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X2輸入的數(shù)據(jù)R2；(P2，P1，P0)＝(0，1，1)時(shí)，從輸出端A輸出由輸入端X3輸入的數(shù)據(jù)R2；(P2，P1，P0)＝(1，0，0)時(shí)，從輸出端A輸出由輸入端X4輸入的數(shù)據(jù)R2；(P2，P1，P0)＝(1，0，1)時(shí)，從輸出端A輸出由輸入端X5輸入的數(shù)據(jù)R2；(P2，P1，P0)＝(1，1，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R2；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R2。另一方面，選擇器SEL(9)在M＝0時(shí)，選擇從選擇器SEL(2)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(2)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L2。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(3)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R3，另外，在輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位一側(cè)(M＝0)時(shí)，選擇器SEL(3)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X3輸入的數(shù)據(jù)R3；(P2，P1，P0)＝(1，0，0)時(shí)，從輸出端A輸出由輸入端X4輸入的數(shù)據(jù)R3；(P2，P1，P0)＝(1，0，1)時(shí)，從輸出端A輸出由輸入端X5輸入的數(shù)據(jù)R3；(P2，P1，P0)＝(1，1，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R3；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R3；另一方面，選擇器SEL(9)在M＝0時(shí)，選擇從選擇器SEL(2)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(2)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L2。另外，選擇器SEL(10)在M＝0時(shí)，選擇從選擇器SEL(3)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(3)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L3。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(4)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R4，另外，在輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位一側(cè)(M＝0)時(shí)，選擇器SEL(4)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X4輸入的數(shù)據(jù)R4；(P2，P1，P0)＝(1，0，1)時(shí)，從輸出端A輸出由輸入端X5輸入的數(shù)據(jù)R4；(P2，P1，P0)＝(1，1，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R4；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R4；另一方面，選擇器SEL(11)在M＝0時(shí)，選擇從選擇器SEL(4)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(4)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L4。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(5)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R5，另外，在輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位一側(cè)(M＝0)時(shí)，選擇器SEL(5)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X5輸入的數(shù)據(jù)R5；(P2，P1，P0)＝(1，1，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R5；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R5；另一方面，選擇器SEL(12)在M＝0時(shí)，選擇從選擇器SEL(5)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(5)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L5。
當(dāng)輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的低位一側(cè)(M＝1)時(shí)，選擇器SEL(6)從輸出端B輸出由輸入端X0輸入的數(shù)據(jù)R6，另外，在輸入數(shù)據(jù)被分配到數(shù)據(jù)總線的高位一側(cè)(M＝0)時(shí)，選擇器SEL(6)輸出如下當(dāng)(P2，P1，P0)＝(0，0，0)時(shí)，從輸出端A輸出由輸入端X6輸入的數(shù)據(jù)R6；(P2，P1，P0)＝(1，1，1)時(shí)，從輸出端A輸出由輸入端X7輸入的數(shù)據(jù)R6。另一方面，選擇器SEL(13)在M＝0時(shí)，選擇從選擇器SEL(6)的輸出端A輸出的數(shù)據(jù)；M＝1時(shí)，選擇從選擇器SEL(6)的輸出端B輸出的數(shù)據(jù)，輸出到數(shù)據(jù)線L6。
RAM 1存儲(chǔ)通過數(shù)據(jù)線L0～L6和通過數(shù)據(jù)線L7從選擇器SEL(7)～SEL(13)輸出的數(shù)據(jù)。
這樣，通過K位(K是大于等于2的整數(shù))的數(shù)據(jù)總線，輸入N位(N是比K小的整數(shù))的數(shù)據(jù)，能夠當(dāng)M＝0時(shí)，向RAM 1提供通過數(shù)據(jù)總線的高位一側(cè)的N條線輸入的數(shù)據(jù)，當(dāng)M＝1時(shí)，向RAM 1提供通過數(shù)據(jù)總線的低位一側(cè)的N條線輸入的數(shù)據(jù)。
下面，圍繞本發(fā)明的第二實(shí)施方式進(jìn)行說明。
圖3表示本發(fā)明的第二實(shí)施方式涉及的半導(dǎo)體集成電路構(gòu)成。如圖3所示，該半導(dǎo)體集成電路由以下部分構(gòu)成即，8位數(shù)據(jù)總線D0～D7，在從MPU輸入數(shù)據(jù)時(shí)使用；選擇器SEL(20)～SEL(26)，用于從由數(shù)據(jù)總線D0～D7輸入的具有任意位數(shù)的數(shù)據(jù)中，分別選擇所指定數(shù)的位；選擇器SEL(27)，其從選擇器SEL(20)～SEL(26)所選擇的指定數(shù)的位及數(shù)據(jù)總線D0～D7輸入的數(shù)據(jù)的全位之中，選擇需要的位；RAM 2，其存儲(chǔ)通過8位數(shù)據(jù)總線L0～L7由選擇器SEL(27)提供的數(shù)據(jù)。
在本實(shí)施方式中，選擇器SEL(20)～SEL(26)，是對(duì)應(yīng)于輸入數(shù)據(jù)位數(shù)1～7而設(shè)置的，根據(jù)模式信號(hào)M，分別選擇與輸入數(shù)據(jù)的高位或低位對(duì)應(yīng)的位數(shù)。一方面，選擇器SEL(27)基于由位數(shù)設(shè)定信號(hào)P0～P2設(shè)定的位數(shù)N＝(P2·22+P1·2+P0)，從選擇器SEL(20)～SEL(26)之中選擇與輸入數(shù)據(jù)的位數(shù)對(duì)應(yīng)的選擇器的輸出數(shù)據(jù)。
在每個(gè)選擇器SEL(20)～SEL(26)中，M＝0時(shí)，選擇從輸入端A0、A1、...輸入的數(shù)據(jù)；M＝1時(shí)，選擇從輸入端B0、B1、...輸入的數(shù)據(jù)，輸出到端子C0、C1、...，這里，在從MPU輸入數(shù)據(jù)時(shí)，模式信號(hào)M表示輸入數(shù)據(jù)是被分配到了數(shù)據(jù)總線的高位一側(cè)還是被分配到低位一側(cè)。M＝0時(shí)，表示通過數(shù)據(jù)總線D0～D7的高位一側(cè)輸入數(shù)據(jù)；M＝1時(shí)，表示通過數(shù)據(jù)總線D0～D7的低位一側(cè)輸入數(shù)據(jù)。
選擇器SEL(27)的輸入端輸入如下由選擇器SEL(20)輸出的數(shù)據(jù)輸入到輸入端A0；由選擇器SEL(21)輸出的數(shù)據(jù)輸入到輸入端B0及B1；由選擇器SEL(22)輸出的數(shù)據(jù)輸入到輸入端C0～C2；由選擇器SEL(23)輸出的數(shù)據(jù)輸入到輸入端D0～D3；由選擇器SEL(24)輸出的數(shù)據(jù)輸入到輸入端E0～E4；由選擇器SEL(25)輸出的數(shù)據(jù)輸入到輸入端F0～F5；由選擇器SEL(26)輸出的數(shù)據(jù)輸入到輸入端G0～G6；由數(shù)據(jù)輸入線D0～D7輸入的數(shù)據(jù)輸入到輸入端H0～H7；還有，選擇器SEL(27)的輸入端A1～A7、B2～B7、C3～C7、D4～D7、E5～E7、F6～F7及G7中不輸入準(zhǔn)備存儲(chǔ)到RAM 2中的有效數(shù)據(jù)，因此，這些輸入端接地。
根據(jù)位數(shù)設(shè)定信號(hào)P0～P2，選擇器SEL(27)選擇被輸入的多組數(shù)據(jù)中的一組數(shù)據(jù)后，從輸出端J0～J7提供給數(shù)據(jù)線L0～L7，在該實(shí)施方式中，由數(shù)據(jù)輸入總線D0～D7提供的數(shù)據(jù)與圖2所示數(shù)據(jù)相同。
如上所述，根據(jù)本發(fā)明，能夠在內(nèi)置有RAM的半導(dǎo)體集成電路中，當(dāng)輸入寫進(jìn)RAM的數(shù)據(jù)所使用的數(shù)據(jù)總線位數(shù)與輸入數(shù)據(jù)的位數(shù)不同時(shí)，進(jìn)行輸入數(shù)據(jù)的數(shù)據(jù)總線的線選擇。
盡管本發(fā)明已經(jīng)參照附圖和優(yōu)選實(shí)施例進(jìn)行了說明，但是，對(duì)于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。本發(fā)明的各種更改，變化，和等同物由所附的權(quán)利要求書的內(nèi)容涵蓋。
附圖標(biāo)記說明1、2 RAMSEL(0)～SEL(13)、SEL(20)～SEL(27) 選擇器D0～D7 數(shù)據(jù)總線L0～L7 數(shù)據(jù)線
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括K位的(K為大于等于2的整數(shù))數(shù)據(jù)總線，用于輸入數(shù)據(jù)；選擇電路，其在所述數(shù)據(jù)總線輸入N位(N是小于等于K的整數(shù))數(shù)據(jù)時(shí)，根據(jù)被設(shè)定的信號(hào)，選擇通過所述數(shù)據(jù)總線的高位一側(cè)的N條線或低位一側(cè)的N條線中的一方輸入的數(shù)據(jù)；以及RAM(隨機(jī)存取存儲(chǔ)器)，其存儲(chǔ)由所述選擇電路選擇的數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中所述選擇電路包括第一選擇電路，其根據(jù)對(duì)應(yīng)于被輸入的數(shù)據(jù)位數(shù)N而設(shè)定的信號(hào)，從被輸入的N位數(shù)據(jù)中選擇多位；第二選擇電路，其根據(jù)對(duì)應(yīng)于所述數(shù)據(jù)總線的高位線或低位線之中的所需要的一方而設(shè)定的信號(hào)，選擇由所述第一選擇電路輸出的多位中的N個(gè)，提供給所述RAM。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，包括第一選擇電路，其根據(jù)對(duì)應(yīng)于所述數(shù)據(jù)總線的高位線或低位線之中的所需要的一方而設(shè)定的信號(hào)，選擇通過所述數(shù)據(jù)總線的高位一側(cè)的多條線或低位一側(cè)的多條線中的一方而輸入的數(shù)據(jù)；以及第二選擇電路，其根據(jù)對(duì)應(yīng)于被輸入的數(shù)據(jù)位數(shù)N而設(shè)定的信號(hào)，從所述第一選擇電路輸出的數(shù)據(jù)中選擇N位，以提供給所述RAM。
全文摘要
本發(fā)明提供了一種半導(dǎo)體集成電路，該半導(dǎo)體集成電路能夠在輸入RAM存儲(chǔ)的數(shù)據(jù)時(shí)使用的數(shù)據(jù)總線位數(shù)與輸入數(shù)據(jù)的位數(shù)不同時(shí)，進(jìn)行輸入數(shù)據(jù)的數(shù)據(jù)總線的線選擇。該半導(dǎo)體集成電路包括數(shù)據(jù)總線D0～D7，其輸入數(shù)據(jù)的K位(K是大于等于2的整數(shù))；選擇電路SEL(0)～SEL(13)，其根據(jù)由所述數(shù)據(jù)總線輸入N位(N是小于K的整數(shù))數(shù)據(jù)時(shí)設(shè)定的信號(hào)，選擇通過所述數(shù)據(jù)總線的高位一側(cè)的N條線和低位一側(cè)的N條線中的一方進(jìn)行輸入的數(shù)據(jù)；以及RAM(隨機(jī)存取存儲(chǔ)器)(1)，其存儲(chǔ)被選擇電路選擇的數(shù)據(jù)。
文檔編號(hào)G09G3/36GK1485917SQ031539
公開日2004年3月31日 申請(qǐng)日期2003年8月20日 優(yōu)先權(quán)日2002年8月29日
發(fā)明者米山剛 申請(qǐng)人:精工愛普生株式會(huì)社