本發(fā)明涉及一種利用反熔絲實現(xiàn)電路的加密保護電路。更具體的說，是一種使用反熔絲編程點控制電路內部狀態(tài)機的狀態(tài)，實現(xiàn)對內部電路邏輯的加密保護作用的電路。

背景技術：

現(xiàn)在集成電路的發(fā)展方向是器件特征尺寸越來越小，集成度越來越高，電路設計難度越來越大，電路設計中增加可測性方面考慮，這樣可能降低電路自身保護的能力。電路設計過程中需要留有充分的測試手段，以便于設計過程中的故障定位，同時，設計定型后還需要對電路采取有效的保護手段，這方面已經成為集成電路設計必須考慮的問題。

目前，對于一些大規(guī)模集成電路，尤其是可編程門陣列電路，多采用軟件平臺和硬件芯片協(xié)作的運行方式，有一定的電路保護作用，但運行成本較大。反熔絲器件由于其一次性編程特性，越來越多的應用于電路的加密保護設計中。

技術實現(xiàn)要素：

本發(fā)明提供了一種利用反熔絲編程點實現(xiàn)電路設計加密保護的作用，以克服上述缺陷。

本發(fā)明為實現(xiàn)上述目的所采用的技術方案是：一種利用反熔絲實現(xiàn)加密保護的電路，包括順序連接的反熔絲、使能控制電路和狀態(tài)機輸入端口邏輯電路；

使能控制電路：用于當反熔絲編程后，改變輸出的使能控制信號控制狀態(tài)機輸入端口邏輯電路；

狀態(tài)機輸入端口邏輯電路，用于根據(jù)使能控制信號輸出TMS測試端口的數(shù)據(jù)反相位至狀態(tài)機電路，實現(xiàn)加密。

所述使能控制電路包括上拉結構，PMOS管P20，NMOS管N11，反相器INV20、INV21、INV22、INV23、INV24、INV25、INV27、INV28，與非門NAND10，或非門NOR20和反向輸出鎖存器LAT；

N11的源極用于輸入編程電壓，還通過反熔絲接地，并連有上拉結構，柵極與電源連接，漏極與P20的漏極、INV20輸入端連接；P20的源極與電源連接，柵極與INV20輸出端連接；INV20輸出端經依次連接的INV21、INV22、INV23與LAT的數(shù)據(jù)輸入端連接；

NAND10的兩個輸入端分別用于輸入清零信號和狀態(tài)機控制信號，輸出端與LAT內CMOS傳輸門電路的PMOS柵控信號端CN連接，還經INV24與LAT內CMOS傳輸門電路的NMOS柵控信號端C連接；LAT的輸出端經INV25與NOR20的第一輸入端連接，NOR20的第二輸入端接地，輸出端依次經INV27、INV28輸出使能控制信號至狀態(tài)機輸入端口邏輯電路。

所述上拉結構包括PMOS管P10和NMOS管N10；P10的柵極接地，源極與電源連接，漏極與N10的漏極連接；N10的柵極與電源連接，源極與N11的源極連接。

所述狀態(tài)機輸入端口邏輯電路包括電壓轉換電路，PMOS管P11、P12、P13，NMOS管N12，反相器INV29、INV31、INV32、INV33、INV34，傳輸門GATE1、GATE2；

INV29的輸入端用于輸入使能控制電路的使能控制信號，輸出端與電壓轉換電路的輸入端連接；電壓轉換電路的輸出端與P13的柵極連接；

INV31輸入端接地，輸出端與N12的柵極、P11的柵極連接；N12的源極接地，漏極與P11的漏極、P12的柵極連接；P11的源極與電源連接，襯底與P12的漏極、襯底連接；P12的源極與電源連接，漏極與P13的源極、襯底連接，P13的漏極通過電阻與TMS測試端口連接；

TMS測試端口通過IOB輸入模塊電路與INV32的輸入端連接，INV32的輸出端與GATE1的輸入端連接，GATE1的輸出端依次經INV33、INV34后輸出數(shù)據(jù)反相位至狀態(tài)機電路；GATE2的輸入端與INV32的輸入端連接，GATE2輸出端與GATE1的輸出端連接；

GATE1和GATE2均是由PMOS和NMOS構成的CMOS傳輸門；GATE1的PMOS柵端與GATE2的NMOS柵端、INV29的輸入端連接，GATE1的NMOS柵端與GATE2的PMOS柵端、INV29的輸出端連接，由GATE1和GATE2構成一個二選一電路。

所述IOB輸入模塊電路包括PMOS管P16、P17、P18、P19，NMOS管N15、N16；P17的柵極、P19的柵極和N16的柵極均與TMS測試端口連接；P17的漏極與N15的漏極、P19的漏極、N16的漏極、INV32的輸入端連接；P17的源極與P16的漏極連接；P16的源極與電源連接，柵極接地；N15的柵極、源極接地；P19的源極與P18的漏極連接，P18的源極與電源連接，柵極接地；N16的源極接地。

本發(fā)明具有以下有益效果及優(yōu)點：

1.本發(fā)明可以實現(xiàn)對內部狀態(tài)的測試，電路設計定型、功能固化后，通過燒錄該反熔絲編程點，使得通過狀態(tài)機對內部邏輯電路的測試失效。

2.該結構還可以靈活應用，對集成電路設計、測試帶來便利的情況下，對電路自身的保護起到很大作用。

3.本電路采用反熔絲編程點，應用于對加固、保密電路的應用。本電路結構同樣適用于熔絲電路、flash電路等具有開關特性的器件電路的加密保護。

附圖說明

圖1是本發(fā)明利用反熔絲實現(xiàn)電路的加密保護結構框圖；

圖2是反熔絲編程點和使能控制電路原理圖；

圖3是狀態(tài)機輸入端口邏輯電路原理圖。

具體實施方式

下面結合附圖及實施例對本發(fā)明做進一步的詳細說明。

如圖1所示，本發(fā)明由反熔絲編程點、狀態(tài)機輸入端口電路邏輯IOB_TMS和控制IOB_TMS輸出的使能控制邏輯三部分組成。反熔絲編程點未燒通的情況下，使能控制邏輯部分輸出的信號，控制著狀態(tài)機輸入端口提供的信號直接通過門電路同向進入到電路內部，連接狀態(tài)機邏輯。反熔絲編程點燒通的情況下，狀態(tài)機輸入端口提供的信號則反向進入到電路內部，造成狀態(tài)機出現(xiàn)異常，此條件下電路的測試功能受限，實現(xiàn)電路設計的加密保護。所以，在集成電路設計、測試過程中，保留這樣的反熔絲編程點，可以實現(xiàn)對內部狀態(tài)的測試，電路設計定型、功能固化后，通過燒錄該反熔絲編程點，使得通過狀態(tài)機對內部邏輯電路的測試失效。該結構還可以靈活應用，相信對集成電路設計、測試帶來便利的情況下，對電路自身的保護起到很大作用。

一種含有反熔絲編程點和使能控制電路、狀態(tài)機輸入端口邏輯電路的加密保護電路，包含鎖存器、電阻、PMOS、NMOS及基本門電路，例如倒相器INV、二輸入與非門。

反熔絲編程點的燒錄與否，控制著使能控制電路輸出信號的狀態(tài)。

狀態(tài)機輸入端口邏輯電路，該邏輯屬于電路接口模塊，包含上拉電阻和基礎門電路，帶有輸出使能控制端口110，控制著該模塊輸出端的狀態(tài)，該輸出信號作為狀態(tài)機的輸入信號。

輸出使能信號受反熔絲編程點狀態(tài)影響，反熔絲編程點燒錄后，該模塊輸出信號取反，影響狀態(tài)機所處狀態(tài)，使得電路外部通過狀態(tài)機實現(xiàn)的測試功能出現(xiàn)異常，對內部邏輯起到保護作用。

反熔絲編程點和使能控制電路圖示于圖2。其中ANTIFUSE是反熔絲編程點，N10、N11是NMOS器件，P10、P20是PMOS器件，INV20、INV21、INV22、INV23、INV24、INV25、INV27、INV28是反向器，NAND10是二輸入與非門，NOR20是二輸入或非門，LAT16是反向輸出鎖存器。100是輸入信號，110是電路輸出的使能控制信號。

具體器件的連接關系是：P10的柵接零電位，源端接1.8v電源，漏端連接N10的漏端，N10的柵接1.8v電源，由P10和N10組成弱上拉結構，N10的源端連接在100輸入信號線網上，該線網同時連接N11的源端，N11的柵連接1.8v電源，N11的漏端連接P20的漏端和INV20的輸入端，INV20的輸出信號連接P20的柵以及INV21的輸入端。P20的源端接1.8v電源，INV21的輸出連接INV22的輸入，INV22的輸出連接INV23的輸入，INV23的輸出作為鎖存器LAT16的數(shù)據(jù)輸入信號，NAND10的兩個輸入信號為CLR和A2，CLR為清零信號，A2為來源于狀態(tài)機控制的信號，NAND10的輸出信號一路連接到LAT的CN端口，另一路連接INV24，INV24的輸出連接C，LAT16的輸出連接INV25，INV25的輸出連接NOR20，NOR20的兩一個輸入信號接零電位，NOR20的輸出連接INV27的輸入，INV27的輸出連接INV28的輸入，INV28的輸出連接110。

如電路中未曾提供過編程電壓VPROG，P10和N10弱上拉在100線上提供一個弱高電平，經過N11后，P20和INV20為keep電路使得INV20的輸出穩(wěn)定維持在低電平。CLR信號在電路初始化過程中為低電平，LAT16中的CMOS傳輸門柵開啟，將輸入數(shù)據(jù)傳輸?shù)芥i存環(huán)中，電路穩(wěn)定狀態(tài)下，CLR信號為1.8v高電平，A2信號受電路內部狀態(tài)機控制，其值為低電平時，LAT16的輸入信號可以通過CMOS傳輸門到達輸出端，A2若為高電平，則要結合CLR的狀態(tài)來決定LAT16的輸出信號來源于輸入端還是內部的鎖存環(huán)?？偨Y一下，100線上為高電平，110為零電位的低電平。反之，如電路中曾提供過編程電壓VPROG，則100電位保持在地電位，110輸出為1.8v高電平。

狀態(tài)機輸入端口邏輯電路圖示于圖3。其中P11、P12、P13、P14、P15、P16、P17、P18、P19是PMOS器件，N12、N13、N14、N15、N16是NMOS器件，INV29、INV30、INV31、INV32、INV33、INV34是反向器，R1是電阻，GATE1、GATE2是PMOS和NMOS源漏并聯(lián)的CMOS傳輸門。200是數(shù)據(jù)輸入信號，來源于芯片封裝外端口，210是輸出信號，可連接到狀態(tài)機邏輯，作為狀態(tài)機的輸入信號。進而實現(xiàn)芯片外端口對狀態(tài)機的控制。

110信號連接INV29的輸入，INV29的輸出連接INV30的輸入，同時連接N13的柵信號，INV30的輸出連接N14的柵信號，N13、N14的源端接低電平零電位，N13的漏端接P14的漏端、P15柵端和P13的柵端，P14的源端連接3.3v高電位，P15的源端連接3.3v高電位，P15的漏端連接N14的漏端。

INV31的輸入連接低電平零電位，輸出連接P11和N12的柵端，P11的源端和襯底連接3.3v高電位，P11的漏端連接N12的漏端，同時連接P12的柵端，P12的源端連接3.3v高電位，P12的漏端和襯底與P11、P13源端和襯底連接在一起，P13的漏端連接一個10K歐姆電阻，電阻另一端連接200信號線，即是TMS(Test Mode Select)端口。

200信號線同時連接P17、P19和N16的柵端，P16的柵端接低電平零電位，P16的源端接3.3v高電位，P16的漏端接P17的源端，P17的漏端連接N15的漏端，同時連接P19的漏端和N16的漏端，N15的源端和柵端連接低電平零電位，N16的源端連接低電平零電位，P18的源端連接3.3v高電位，P18的柵端連接低電平零電位，，P18的漏端連接P19的源端，N15、N16、P17和P19的漏端共同連接INV32的輸入端，以及GATE2的輸入端，INV32的輸出連接GATE1的輸入，GATE1和GATE2的輸出連在一起，這兩個CMOS傳輸門實現(xiàn)輸入信號正反向輸出控制，其輸出信號作為INV33的輸入信號，INV33的輸出信號連接INV34的輸入端，INV34的輸出信號連接210信號線，作為電路狀態(tài)機的一個輸入信號。

當110為零電位低電平時，TMS測試端口的數(shù)據(jù)可以同相位的進入到TMS_IN，進而進入到狀態(tài)機電路中，電路的JTAG測試可以正確進行，當110為1.8v高電平時，TMS測試端口的數(shù)據(jù)反相位的進入到TMS_IN，進而進入到狀態(tài)機電路中，引起狀態(tài)機功能紊亂，對于電路芯片的用戶而言，則不能進行路的JTAG測試，電路內部狀態(tài)不可測，從而達到對電路功能進行保護處理的目的。本電路采用這樣的保護結構，依賴于反熔絲編程點的存在，類似的結構還可以用于熔絲器件等，這樣的器件有一個共同特點就是，一但應用，其所在電路特性就確定，不能改變。

電路中反向器INV、二輸入與非門NAND2、二輸入或非門NOR2的電源都是1.8v，低電平為零電位。