專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種半導體存儲器件，更具體地，涉及一種嵌入在在片系統(tǒng)(SOC，system-on-chip)內的半導體存儲器件。
背景技術：
嵌入在常規(guī)在片系統(tǒng)(SOC)內的半導體存儲器件的操作包括預充電操作、寫操作和讀操作。在寫操作和讀操作之前，預充電操作響應預充電使能信號將位線對和讀出位線對(sense bit line pairs)預充電至預充電電壓電平。寫操作響應寫使能信號通過寫入位線對和位線對將數據寫入到所選擇的存儲單元中。讀操作響應讀使能信號通過位線對和讀出位線對讀取存儲在所選擇的存儲單元中的數據。
常規(guī)半導體存儲器件的列選擇電路包括連接到位線和反相位線的PMOS晶體管和NMOS晶體管。對于讀操作，連接在位線對和讀出位線對之間的PMOS晶體管導通，從而通過位線對和讀出位線對讀取存儲在所選擇的存儲單元中的數據。對于寫操作，連接在位線對和寫入位線對之間的NMOS晶體管以及連接在位線對和讀出位線對之間的PMOS晶體管導通，從而通過寫入位線對和位線對將寫數據寫入到所選擇的存儲單元中。
因此，由于對于寫操作含有列選擇電路的PMOS晶體管和NMOS晶體管都導通，所以讀出位線對以及寫入位線對和位線對都進行操作。因此，常規(guī)半導體器件具有在寫操作期間功率消耗增加的問題。

發(fā)明內容
本發(fā)明的一個目的是提供一種半導體存儲器件，其能在寫操作期間降低功率消耗。
為了取得上述目的，本發(fā)明的優(yōu)選實施例提供了一種包括多個含有連接在多個字線和多個位線對之間的多個存儲單元的存儲單元陣列塊的半導體存儲器件，該器件包括每一個存儲器單元陣列塊，包括具有多個第一傳輸晶體管和多個第二傳輸晶體管的列選擇電路，所述多個第一傳輸晶體管用于響應多個寫控制信號在多個位線對中所選擇的位線對和寫入位線對之間傳送數據，所述多個第二傳輸晶體管用于響應多個讀控制信號在所選擇的位線對和讀出位線對之間傳送數據；以及預充電和寫控制電路，用于在預充電操作期間響應預充電使能信號對讀出位線對進行預充電和均衡，在讀操作期間響應寫使能信號和多個列選擇信號產生多個讀控制信號，并且在寫操作期間響應塊選擇信號、寫使能信號、預充電使能信號和多個列選擇信號產生多個寫控制信號。
預充電和寫控制電路包括用于響應預充電使能信號對讀出位線進行預充電和均衡的預充電和均衡電路；通過結合塊選擇信號、寫使能信號和預充電使能信號來產生寫控制信號的寫控制信號產生電路；通過結合多個列選擇信號和寫使能信號來產生多個讀控制信號的讀控制信號產生電路；以及通過結合多個列選擇信號和寫控制信號來產生多個寫控制信號的寫控制信號產生電路，其中在預充電操作期間所有的多個第一和第二傳輸晶體管都截止，并且在寫操作期間多個第一和第二傳輸晶體管中所選擇的第一傳輸晶體管導通。
本發(fā)明還提供了一種包括多個含有連接在多個字線和多個位線對之間的多個存儲單元的存儲單元陣列塊的半導體存儲器件，該器件包括每一個存儲器單元陣列塊，包括具有多個第一傳輸晶體管和多個第二傳輸晶體管的列選擇電路，所述多個第一傳輸晶體管用于響應多個寫控制信號在多個位線對中所選擇的位線對和寫入位線對之間傳送數據，所述多個第二傳輸晶體管用于響應多個讀控制信號在所選擇的位線對和讀出位線對之間傳送數據；以及預充電和寫控制電路，用于在預充電操作期間響應預充電使能信號均衡讀出位線對，在讀操作期間響應寫使能信號、預充電使能信號和多個列選擇信號產生多個讀控制信號，并且在寫操作期間響應塊選擇信號、寫使能信號、預充電使能信號和多個列選擇信號產生多個寫控制信號。
預充電和寫控制電路包括用于響應預充電使能信號來均衡讀出位線對的均衡電路；通過結合塊選擇信號、寫使能信號和預充電使能信號來產生寫控制信號的寫控制信號產生電路；通過結合多個列選擇信號、寫使能信號和預充電使能信號來產生多個讀控制信號的讀控制信號產生電路；以及通過結合多個列選擇信號和寫控制信號來產生多個寫控制信號的寫控制信號產生電路，其中在預充電操作期間多個第二傳輸晶體管導通，并且在寫操作期間多個第一和第二傳輸晶體管中所選擇的第一傳輸晶體管導通。


為了更加完全地理解本發(fā)明及其有益效果，現在結合附圖進行下面的描述，其中相同的參考數字指示相同的部件，其中圖1是示例常規(guī)半導體存儲器件的方框圖；圖2是示例圖1的常規(guī)半導體存儲器件的預充電和寫控制電路的電路圖；圖3是示例圖2的預充電和寫控制電路的操作的時序圖；圖4是示例依照本發(fā)明實施例的預充電和寫控制電路的電路圖；圖5是示例圖4的預充電和寫控制電路的操作的時序圖；圖6是示例依照本發(fā)明另一個實施例的預充電和寫控制電路的電路圖；圖7是示例圖6的預充電和寫控制電路的操作的時序圖。
具體實施例方式
現在將詳細描述在附圖中圖解了其示例的本發(fā)明的優(yōu)選實施例。
圖1是示例常規(guī)半導體存儲器件的方框圖。圖1的半導體存儲器件包括行解碼器10、控制信號產生電路12、列解碼器14、預充電電路16-1至16-k、存儲單元陣列塊18-1至18-k、列選擇電路20-1至20-k、預充電和寫控制電路22-1至22-k以及讀出放大器24-1至24-k。
在圖1中，每個預充電電路16-1至16-k包括用于對位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)進行預充電的預充電電路(16-11～16-14)至(16-k1～16-k4)。存儲單元陣列塊18-1至18-k中的每一個包括連接在字線WL1至WLm和位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)之間的存儲單元MC。每個列選擇電路20-1至20-k包括含有NMOS晶體管和PMOS晶體管的CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)，其中所述NMOS晶體管連接在位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)和寫入位線對(WBL1，WBL1B)之間，所述PMOS晶體管連接在位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)和讀出位線對(SBL1，SBL1B)之間。在CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)中，PMOS晶體管響應各自的讀控制信號(re11～re14)至(rek1～rek4)而導通，NMOS晶體管響應各自的寫控制信號(we11～we14)至(wek1～wek4)而導通。
下面說明圖1的半導體存儲器件的元件的功能。
行解碼器10解碼行地址XA以產生字線選擇信號WL1至WLm。控制信號產生電路12接收指令信號COM以產生預充電使能信號PEN、讀出放大器使能信號SEN和寫使能信號WEN。列解碼器14解碼2-位列地址YA以產生列選擇信號UY1至UY4。在預充電操作期間，預充電電路(16-11～16-14)至(16-k1～16-k4)中的每一個響應預充電使能信號PEN將位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)預充電到預充電電壓電平。在讀操作期間，CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)中的每一個的每個PMOS晶體管響應各自的讀控制信號(re11～re14)至(rek1～rek4)而導通，以將位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)的數據傳送到各自的讀出位線對(SBL1，SBL1B)至(SBLk，SBLkB)。在寫操作期間，CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)中的每一個的每個NMOS晶體管響應各自的寫控制信號(we11～we14)至(wek1～wek4)而導通，以將各自的寫入位線對(WBL1，WBL1B)的數據傳送到各自的位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)。每個讀出放大器24-1至24-k響應讀出放大使能信號SEN而導通，以放大每個讀出位線對(SBL1，SBL1B)至(SBLk，SBLkB)的信號差，然后分別把它們傳送到讀位線對(RBL1，RBL1B)至(RBLk，RBLkB)。每個預充電和寫控制信號22-1至22-k響應預充電使能信號PEN產生預充電控制信號、響應寫使能信號WEN和塊選擇信號LY1至LYk產生寫控制信號(we11～we14)至(wek1～wek4)、以及響應列選擇信號(UY11～UY14)至(UYk1～UYk4)產生讀控制信號(re11～re14)至(rek1～rek4)。在預充電操作期間，CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)的PMOS晶體管響應讀控制信號(re11～re14)至(rek1～rek4)而導通， 以將位線對(BL11，BL11B)～(BL14，BL14B)至(BLk1，BLk1B)～(BLk4，BLk4B)和讀出位線對(SBL1，SBL1B)至(SBLk，SBLkB)預充電到預充電電壓電平，并響應預充電控制信號來使讀出位線對(SBL1，SBL1B)至(SBLk，SBLkB)均衡。在讀操作期間，從CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)之中選擇的CMOS傳輸門的PMOS晶體管響應讀控制信號(re11～re14)至(rek1～rek4)而導通，以將所選擇的位線對的數據傳送到讀出位線對(SBL1，SBL1B)至(SBLk，SBLkB)。在寫操作期間，從CMOS傳輸門(C11，C11B)～(C14B，C14)至(Ck1，Ck1B)～(Ck4B，Ck4)之中選擇的CMOS傳輸門的PMOS晶體管和NMOS晶體管響應讀控制信號(re11～re14)至(rek1～rek4)而導通，以將寫入位線對(WBL1，WBL1B)至(WBLk，WBLkB)的數據傳送到所選擇的位線對。這里，因為所選擇的CMOS傳輸門的PMOS晶體管被導通，所以傳送到所選擇的位線對的數據還通過PMOS晶體管被傳送到讀出位線對(SBL1，SBL1B)至(SBLk，SBLkB)。
由于上述原因，在寫操作期間，常規(guī)半導體存儲器件操作讀出位線對以及寫入位線對和位線對，并因此存在功率消耗增加的問題。
圖2是示例圖1的常規(guī)半導體存儲器件的預充電和寫控制電路的電路圖。圖2的預充電和寫控制電路包括PMOS晶體管P1、反相器I1至I8、或非(NOR)門NOR1至NOR5和與非(NAND)門NA。
圖2示出了圖1的預充電和寫控制電路22-1的結構，并且圖1的其它預充電和寫控制電路具有和圖2中相同的結構。
圖3是示例圖2的預充電和寫控制電路的操作的時序圖。參考圖3說明圖2的預充電和寫控制電路的操作。
在預充電時間周期T1期間，當產生具有“低”電平的預充電使能信號PEN、具有“高”電平的寫使能信號WEN、具有“高”電平的塊選擇信號LY1、具有“高”電平的列選擇信號UY1至UY4時，反相器I5和I6產生具有“低”電平的預充電控制信號PRE。NOR門NOR1產生具有“高”電平的信號，并且NAND門NA1產生具有“高”電平的寫信號WE。反相器I1、I2、I7和I8使具有“高”電平的列選擇信號UY1至UY4反相，以產生具有“低”電平的讀控制信號re11至re14。NOR門NOR2至NOR5產生具有“低”電平的寫控制信號we11至we14。
換句話說，在預充電操作期間，產生具有“低”電平的讀控制信號re11至re14和具有“低”電平的寫控制信號we11至we14，以導通CMOS傳輸門(C11，C11B)至(C14，C14B)的PMOS晶體管。結果，通過圖1的預充電電路16-11至16-14將位線對(BL11，BL11B)至(BL14，BL14B)和讀出位線對(SBL1，SBL1B)預充電至預充電電壓電平，并且PMOS晶體管P1響應具有“低”電平的預充電控制信號PRE而導通，從而使讀出位線對SBL1、SBL1B均衡。盡管沒有說明，其它的存儲器單元陣列塊也執(zhí)行同樣的功能。
在寫時間周期T2期間，當產生具有“高”電平的預充電使能信號PEN、具有“高”電平的寫使能信號WEN、具有“高”電平的塊選擇信號LY1、具有“高”電平的列選擇信號UY1和具有“低”電平的列選擇信號UY2至UY4時，反相器I5和I6產生具有“高”電平的預充電控制信號PRE，并且PMOS晶體管P1被截止。NOR門NOR1產生具有“高”電平的信號，并且NAND門NA1產生具有“低”電平的寫信號WE。反相器I1使具有“高”電平的列選擇信號UY1反相，以產生具有“低”電平的讀控制信號re11，反相器I2、I7和I8使具有“低”電平的列選擇信號UY2至UY4反相，以產生具有“高”電平的讀控制信號re12至re14。NOR門NOR2產生具有“高”電平的寫控制信號we11，并且NOR門NOR3至NOR5產生具有“低”電平的寫控制信號we12至we14。
換句話說，在寫操作期間，產生具有“低”電平的讀控制信號re11和具有“高”電平的寫控制信號we11，以導通圖1的CMOS傳輸門(C11，C11B)的PMOS晶體管和NMOS晶體管兩者。并且，產生具有“高”電平的讀控制信號re12至re14和具有“低”電平的寫控制信號we12至we14，以截止圖1的CMOS傳輸門(C12B，C12)至(C14B，C14)。
結果，通過寫入位線對(WBL1B，WBL1)傳送的數據通過CMOS傳輸門(C11，C11B)的NMOS晶體管被傳送到位線對(BL11，BL11B)。這里，因為CMOS傳輸門(C11，C11B)的PMOS晶體管被導通，所以位線對(BL11，BL11B)的數據還被傳送到讀出位線對(SBL1，SBL1B)，從而在寫操作期間，由于讀出位線對(SBL1，SBL1B)的操作增加了功率消耗。盡管沒有說明，其它的存儲器單元陣列塊也執(zhí)行同樣的功能。
圖4是示例依照本發(fā)明一個實施例的預充電和寫控制電路的電路圖。除圖2的預充電和寫控制電路的結構之外，圖4的預充電和寫控制電路還包括PMOS晶體管P2和P3以及NAND門NA2至NA5。
圖4示出了圖1的預充電和寫控制電路22-1的結構，并且圖1的其它預充電和寫控制電路具有與圖4中相同的結構。
圖5是示例圖4的預充電和寫控制電路的操作的時序圖。參考圖5說明圖4的預充電和寫控制電路的操作。
在預充電時間周期T1期間，當產生具有“低”電平的預充電使能信號PEN、具有“高”電平的寫使能信號WEN、具有“高”電平的塊選擇信號LY1、具有“高”電平的列選擇信號UY1至UY4時，反相器I5和I6產生具有“低”電平的預充電控制信號PRE，并且PMOS晶體管P1至P3被導通。NOR門NOR1產生具有“高”電平的信號，并且NAND門NA1產生具有“高”電平的寫信號WE。反相器I1、I2、I7和I8使具有“高”電平的列選擇信號UY1至UY4反相，以產生具有“低”電平的信號。NAND門NA2至NA5產生具有“高”電平的讀控制信號re11至re14。NOR門NOR2至NOR5產生具有“低”電平的寫控制信號we11至we14。
換句話說，在預充電操作期間，產生具有“高”電平的讀控制信號re11至re14和具有“低”電平的寫控制信號we11至we14，以截止圖1的所有的CMOS傳輸門(C11，C11B)至(C14，C14B)。結果，通過圖1的預充電電路16-11至16-14預充電位線對(BL11，BL11B)至(BL14，BL14B)，并且PMOS晶體管P1響應具有“低”電平的預充電控制信號PRE而導通，從而將讀出位線對SBL1、SBL1B預充電和均衡到預充電電壓VPRE電平。經管沒有說明，其它的存儲器單元陣列塊也執(zhí)行同樣的功能。
在寫時間周期T2期間，當產生具有“高”電平的預充電使能信號PEN、具有“高”電平的寫使能信號WEN、具有“高”電平的塊選擇信號LY1、具有“高”電平的列選擇信號UY1和具有“低”電平的列選擇信號UY2至UY4時，反相器I5和I6產生具有“高”電平的預充電控制信號PRE，并且PMOS晶體管P1至P3被截止。NOR門NOR1產生具有“高”電平的信號，NAND門NA1產生具有“ 低”電平的寫信號WE。反相器I1使具有“高”電平的列選擇信號UY1反相，以產生具有“低”電平的信號，反相器I2、I7和I8分別使具有“低”電平的列選擇信號UY2至UY4反相，以產生具有“高”電平的信號。NAND門NA2至NA5產生具有“高”電平的讀控制信號，NOR門NOR2產生具有“高”電平的寫控制信號we11，NOR門NOR3至NOR5產生具有“低”電平的寫控制信號we12至we14。
換句話說，在寫操作期間，產生具有“低”電平的寫控制信號we12至we14和具有“高”電平的讀控制信號re12至re14，以截止圖1的CMOS傳輸門(C12，C12B)至(C14B，C14)，并且產生具有“高”電平的讀控制信號re11和具有“高”電平的寫控制信號we11，以截止CMOS傳輸門(C11，C11B)的PMOS晶體管而導通NMOS晶體管。
結果，通過寫入位線對(WBL1B，WBL1)傳送的數據通過CMOS傳輸門(C11，C11B)的NMOS晶體管被傳送到位線對(BL11，BL11B)。這里，因為CMOS傳輸門(C11，C11B)的PMOS晶體管被截止，所以位線對(BL11，BL11B)的數據不被傳送到讀出位線對(SBL1，SBL1B)。因此，在寫操作的期間，不出現來自讀出位線對(SBL1，SBL1B)的操作的功率消耗增加這樣的問題。
構造圖4的預充電和寫控制電路，使得在預充電操作期間所有的CMOS傳輸門都截止，并且僅僅所選擇的CMOS傳輸門的NMOS晶體管導通而PMOS晶體管截止，以使得傳送到所選擇的位線對的數據不被傳送到讀出位線對。
圖6是示例依照本發(fā)明另一個實施例的預充電和寫控制電路的電路圖。除圖2的預充電和寫控制電路結構之外，圖6的預充電和寫控制電路還包括反相器I9和NOR門NOR6至NOR13。
圖6示出了圖1的預充電和寫控制電路22-1的結構，并且圖1的其它預充電和寫控制電路具有與圖6中相同的結構。
圖7是示例圖6的預充電和寫控制電路的操作的時序圖。參考圖7說明圖6的預充電和寫控制電路的操作。
在預充電時間周期T1期間，當產生具有“低”電平的預充電使能信號PEN、具有“高”電平的寫使能信號WEN、具有“高”電平的塊選擇信號LY1、具有“高”電平的列選擇信號UY1至UY4時，反相器I5和I6產生具有“低”電平的預充電控制信號PRE，并且PMOS晶體管P1被導通。NOR門NOR1產生具有“高”電平的信號，并且NAND門NA1產生具有“高”電平的寫信號WE。反相器I1、I2、I7和I8使具有“高”電平的列選擇信號UY1至UY4反相，以產生具有“低”電平的信號。NOR門NOR6至NOR9產生具有“高”電平的信號，并且NOR門NOR10至NOR13產生具有“低”電平的讀控制信號re11至re14。NOR門NOR2至NOR5產生具有“低”電平的寫控制信號we11至we14。
換句話說，在預充電操作期間，產生具有“低”電平的讀控制信號re11至re14和具有“低”電平的寫控制信號we11至we14，以導通圖1的CMOS傳輸門(C11，C11B)至(C14，C14B)的所有PMOS晶體管而截止所有的NMOS晶體管。結果，通過圖1的預充電電路16-11至16-14將位線對(BL11，BL11B)至(BL14，BL14B)和讀出位線對(SBL1，SBL1B)預充電到預充電電壓電平，并且PMOS晶體管P1響應具有“低”電平的預充電控制信號PRE而導通，從而使讀出位線對SBL1、SBL1B均衡。盡管沒有說明，其它的存儲器單元陣列塊也執(zhí)行同樣的功能。
在寫時間周期T2期間，當產生具有“高”電平的預充電使能信號PEN、具有“高”電平的寫使能信號WEN、具有“高”電平的塊選擇信號LY1、具有“高”電平的列選擇信號UY1和具有“低”電平的列選擇信號UY2至UY4時，反相器I5和I6產生具有“高”電平的預充電控制信號PRE，并且PMOS晶體管P1被截止。NOR門NOR1產生具有“高”電平的信號，并且NAND門NA1產生具有“低”電平的寫信號WE。反相器I1使具有“高”電平的列選擇信號UY1反相，以產生具有“低”電平的信號，反相器I2、I7和I8分別使具有“低”電平的列選擇信號UY2至UY4反相，以產生具有“高”電平的信號。NOR門NOR6至NOR9產生具有“低”電平的信號，NOR門NOR10至NOR13產生具有“高”電平的讀控制信號re11至re14。NOR門NOR2產生具有“高”電平的寫控制信號we11，NOR門NOR3至NOR5產生具有“低”電平的寫控制信號we12至we14。
換句話說，在寫操作期間，產生具有“低”電平的寫控制信號we12至we14和具有“高”電平的讀控制信號re12至re14，以截止圖1的CMOS傳輸門(C12，C12B)至(C14B，C14)，并且產生具有“高”電平的讀控制信號re11和具有“高”電平的寫控制信號we11，以截止CMOS傳輸門(C11，C11B)的PMOS晶體管而導通NMOS晶體管。
結果，通過寫入位線對(WBL1B，WBL1)傳送的數據通過CMOS傳輸門(C11，C11B)的NMOS晶體管被傳送到位線對(BL11，BL11B)，而位線對(BL11，BL11B)的數據不通過CMOS傳輸門(C11，C11B)的PMOS晶體管而被傳送到讀出位線對(SBL1，SBL1B)。因此，在寫操作的期間，不出現來自讀出位線對(SBL1，SBL1B)的操作的功率消耗增加這樣的問題。
構造圖6的預充電和寫控制電路，使得在預充電操作期間CMOS傳輸門的所有PMOS都截止，以對位線對和讀出位線對兩者進行預充電，并且在寫操作期間僅僅所選擇的CMOS傳輸門的NMOS晶體管導通而PMOS晶體管截止，使得傳送到所選擇的位線對的數據不被傳送到讀出位線對。
如這之前所述的，在寫操作期間，根據本發(fā)明的半導體存儲器件僅僅導通列選擇電路的所選擇的CMOS傳輸門的NMOS晶體管，從而降低了功率消耗。
雖然已參考本發(fā)明的優(yōu)選實施例具體的示出并描述了本發(fā)明，本領域的技術人員應當明白可以在不脫離發(fā)明的精神和范圍的前提下在形式上和細節(jié)上作出前述和其它的改變。
權利要求
1.一種包括多個含有連接在多個字線和多個位線對之間的多個存儲單元的存儲單元陣列塊的半導體存儲器件，該器件包括每一個存儲器單元陣列塊，包括具有多個第一傳輸晶體管和多個第二傳輸晶體管的列選擇電路，所述多個第一傳輸晶體管用于響應多個寫控制信號在多個位線對中所選擇的位線對和寫入位線對之間傳送數據，所述多個第二傳輸晶體管用于響應多個讀控制信號在所選擇的位線對和讀出位線對之間傳送數據；以及預充電和寫控制電路，用于在預充電操作期間響應預充電使能信號對讀出位線對進行預充電和均衡，在讀操作期間響應寫使能信號和多個列選擇信號產生多個讀控制信號，并且在寫操作期間響應塊選擇信號、寫使能信號、預充電使能信號和多個列選擇信號產生多個寫控制信號。
2.根據權利要求1的器件，其中多個第一傳輸晶體管的每一個是NMOS晶體管。
3.根據權利要求1的器件，其中多個第二傳輸晶體管的每一個是PMOS晶體管。
4.根據權利要求1的器件，其中預充電和寫控制電路包括用于響應預充電使能信號對讀出位線進行預充電和均衡的預充電和均衡電路；通過結合塊選擇信號、寫使能信號和預充電使能信號來產生寫控制信號的寫控制信號產生電路；通過結合多個列選擇信號和寫使能信號來產生多個讀控制信號的讀控制信號產生電路；以及通過結合多個列選擇信號和寫控制信號來產生多個寫控制信號的寫控制信號產生電路，其中在預充電操作期間所有的多個第一和第二傳輸晶體管都截止，并且在寫操作期間多個第一和第二傳輸晶體管中所選擇的第一傳輸晶體管導通。
5.一種包括多個含有連接在多個字線和多個位線對之間的多個存儲單元的存儲單元陣列塊的半導體存儲器件，該器件包括每一個存儲器單元陣列塊，包括具有多個第一傳輸晶體管和多個第二傳輸晶體管的列選擇電路，所述多個第一傳輸晶體管用于響應多個寫控制信號在多個位線對中所選擇的位線對和寫入位線對之間傳送數據，所述多個第二傳輸晶體管用于響應多個讀控制信號在所選擇的位線對和讀出位線對之間傳送數據；以及預充電和寫控制電路，用于在預充電操作期間響應預充電使能信號均衡讀出位線對，在讀操作期間響應寫使能信號、預充電使能信號和多個列選擇信號產生多個讀控制信號，并且在寫操作期間響應塊選擇信號、寫使能信號、預充電使能信號和多個列選擇信號產生多個寫控制信號。
6.根據權利要求5的器件，其中多個第一傳輸晶體管的每一個是NMOS晶體管。
7.根據權利要求5的器件，其中多個第二傳輸晶體管的每一個是PMOS晶體管。
8.根據權利要求5的器件，其中預充電和寫控制電路包括用于響應預充電使能信號來均衡讀出位線對的均衡電路；通過結合塊選擇信號、寫使能信號和預充電使能信號來產生寫控制信號的寫控制信號產生電路；通過結合多個列選擇信號、寫使能信號和預充電使能信號來產生多個讀控制信號的讀控制信號產生電路；以及通過結合多個列選擇信號和寫控制信號來產生多個寫控制信號的寫控制信號產生電路，其中在預充電操作期間多個第二傳輸晶體管導通，并且在寫操作期間多個第一和第二傳輸晶體管中所選擇的第一傳輸晶體管導通。
全文摘要
本發(fā)明公開了一種包括多個含有連接在多個字線和多個位線對之間的多個存儲單元的存儲單元陣列塊的半導體存儲器件，該器件包括每一個存儲器單元陣列塊，包括具有響應多個寫控制信號而傳送數據的多個第一傳輸晶體管和響應多個讀控制信號而傳送數據的多個第二傳輸晶體管的列選擇電路；以及預充電和寫控制電路，用于在預充電操作期間響應預充電使能信號對讀出位線對進行預充電和均衡、在讀操作期間響應寫使能信號和多個列選擇信號而產生多個讀控制信號、并且在寫操作期間響應塊選擇信號、寫使能信號、預充電使能信號和多個列選擇信號產生多個寫控制信號。因此，由于在寫操作期間不操作讀出位線對，所以降低了功率消耗。
文檔編號G11C7/22GK1551234SQ20041003529
公開日2004年12月1日 申請日期2004年2月24日 優(yōu)先權日2003年2月24日
發(fā)明者樸仁圭 申請人:三星電子株式會社