專利名稱：一種sata接口的高速信息卡圖像采集處理電路的制作方法
技術領域：
本實用新型涉及一種SATA接口的高速信息卡圖像采集處理電路，屬于光電技術 應用技術領域。
背景技術：
高速信息卡圖像掃描設備是具有快速錄入信息卡圖像信息的設備，一般由電源、 圖象傳感器、紙張控制、電機及驅動控制、圖像采集處理等部分組成，其核心是圖像采集處 理部分。此前同類產品中，圖像采集處理部分的電路結構復雜，制造成本高，價格昂貴且不 易于維修。而且在一些高分辨率的實時圖像傳輸系統(tǒng)中，接口的數據傳輸率成為制約傳輸 速度的一個瓶頸。
發(fā)明內容為克服現(xiàn)有技術的不足，本實用新型提供一種結構簡單、價格低廉、性能穩(wěn)定、快 速準確、雙面采集、使用方便、易于維修、傳輸速率高的信息卡圖像采集處理電路。使用廣泛 應用于硬盤數據傳輸的高速串行接口，即SATA接口。該接口目前可提供高達1. 5Gbps的數 據傳輸率。一種高速信息卡圖像采集處理電路，包括處理器，模數轉換器，存儲器U17、U14和 SATA接口電路，其中U17、U14的控制線、地址線和數據線分別與處理器的同名腳相連；模數 轉換器的控制線和數據線分別與處理器的同名腳相連；SATA接口電路的控制線與數據線 分別與處理器的同名腳相連。所述的處理器由集成電路Ull及其配置芯片U12、仿真器接插件J8，電機驅動與 紙張檢測模塊接口接插件J7，電源輸入接插件J3，晶振Xl組成，其中J7的1腳接地，J7的 2-9腳分別與集成電路Ull的23-15腳相連;J3的1腳接地，2腳接12V+，3腳接1V5，4腳接 +3. 3V，5腳接+5V ；Xl的2腳接地，3腳接集成電路Ull的GCLKIN, 4腳接+3. 3V ;J8的2、10 腳接地，4 腳接 +3. 3V, J8 的 EPDCLK、CONFDONE、NCONFIG、EPDATA、EPASD、EPNCS、EPNCE 腳分 別接集成電路Ull的同名腳，其中C0NFD0NE、NC0NFIG通過IOK電阻R13、R15上拉至+3. 3V, EPNCE腳通過IOK電阻R16下拉到地；U12的3V腳接+3. 3V, DGND腳接地，U12的EPNCS, EPDATA、EPASD、EPDCLK腳接集成電路Ull的同名腳；集成電路Ull的1腳、NSTATUS分別通 過IOK電阻R14、R12上拉到+3. 3V ；集成電路Ull的VCCI01-VCCI04腳接+3. 3V，集成電路 Ull 的 CLK 1、CLK2、CLK3、MSELO、MSEL 1、GNDA_PLL1、GNDA_PLL2、GNDG_PLL1、GNDG_PLL2 腳及 各GND腳接地，集成電路Ull的各VCCINT腳及VCCA_PLL1、VCCA_PLL2腳接1V5 ；集成電路 Ull 用 EP1C12Q240，U12 用 EPCS4。所述的模數轉換器由集成電路U1-U8，圖象傳感器接口 J5、J6組成，其中集成電 路U1-U8的DGND腳接地，集成電路U1-U8的3V腳接+3. 3V，集成電路U1-U8的OEB、VSMP, MCLK、SEN、SCK 腳接 Ull 的同名腳；Ul 的 SDIUVD0-VD7 腳接 Ull 的 SDIUVD0-VD7 腳，Ul 的 26、25、24、23、21腳分別接0. IyF電容C3、C5、C7、C6、C4，各電容另外一端接地，Ul的23、24 兩腳間接 0. 01 μ F 電容 C91 和 1 μ F 電容 ClOO ；U3 的 SDI2、VD8-VD15 腳接 Ull 的 SDI2、 VD8-VD15 腳，U3 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C17、C19、C21、C20、C18，各電 容另外一端接地，U3的23,24兩腳間接0. OlyF電容C93和1 μ F電容C102 ；U4的SDI3、 VD16-VD23 腳接 Ull 的 SDI3、VD16-VD23 腳，U4 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C33、C35、C37、C36、C32，各電容另外一端接地，U4的23,24兩腳間接0. 01 μ F電容C95和 1 μ F 電容C104 ；U7 的 SDI4.VD24-VD31 腳接Ull 的 SDI4、VD24_VD31 腳，U7 的 26、25、24、23、 21腳分別接0. 1 μ F電容034丄49丄51丄50丄48，各電容另外一端接地力7的23,24兩腳間 接 0. 01 μ F 電容 C97 禾口 1 μ F 電容 C106 ；U2 的 SDI5、VD32_VD39 腳接 Ull 的 SDI5、VD32_VD39 腳，U2 的 26、25、24、23、21 腳分別接 0. IyF 電容 CIO、C12、C14、C13、C11，各電容另外一端 接地,U2的23,24兩腳間接0. 01 μ F電容C92和1 μ F電容ClOl ；U5的SDI6、VD40_VD47腳 接 Ull 的 SDI6、VD40-VD47 腳，U5 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C24、C26、C28、 C27、C25，各電容另外一端接地，U5的23,24兩腳間接0. OlyF電容C94和1 μ F電容C103 ； U6 的 SDI7、VD48-VD55 腳接 Ull 的 SDI7、VD48-VD55 腳，U6 的 26、25、24、23、21 腳分別接 0. IyF電容(42、(44、(46、(45、(41，各電容另外一端接地，詘的23、24兩腳間接0. 01 μ F 電容 C96 禾Π 1 μ F 電容 C105 ；U8 的 SDI8、VD56-VD63 腳接 Ull 的 SDI8、VD56-VD63 腳，U8 的 26、25、24、23、21腳分別接0. IyF電容C43、C54、C56、C55、C53，各電容另外一端接地，U8的 23,24兩腳間接0. 01 μ F電容C98禾口 1 μ F電容C107 ；集成電路U1-U8用WM8214。其中U17 的數據總線 DQ0-DQ15、地址總線 Α0-Α12、/CAS, /RAS, ΒΑ0、BAl、SDRAM_ TO、SDRAM_CS、SDRAM_CLK、SDRAM_CKE 分別與 Ull 的同名腳相連，U17 的 DQM 腳通過 4. 7K 電 阻 R17 下拉到地，U17 的 VDD, VDDQ 腳接 +3. 3V, U17 的 VSS, VSSQ 腳接地；U14 的 /ECS、ES0、 /EWP、ESI、ESCK、/HOLD腳分別與Ull的同名腳相連，U14的8腳接+3. 3V，U14的4腳接地； U17 用 MC48LC8M16A2 或 MC48LC32M16A2，U14 用 W25X40。所述的SATA接口電路由集成電路U9，接插件CN1，晶振Yl組成，其中集成電路U9 的22,23兩腳間接25MHz晶體Yl和電阻R2，Yl兩腳分別接5PF電容C6和33PF電容C7， 電容的另一端接地，集成電路U9的ATAIOEN、M0DE2、MODEU VCCOU VCC02、CLKSEL0腳接 +3. 3V，集成電路 U9 的 VCCKl、VCCK2、VCCK3 腳接 1V8，集成電路 U9 的 GNDO、MODEO, AGNDl、 AGND2、SSCEN、CLKSELU FXDMA, PMEN、GNDKU GNDK2 腳接地，集成電路 U9 的 32 腳通過電容 Cl與接插件CNl的2腳相連，集成電路U9的31腳與CNl的3腳相連，集成電路U9的28 腳與CNl的5腳相連，集成電路U9的27腳與CNl的6腳相連，Jl的1、4、7腳接地，集成電 路 U9 的 IDE_DD0-IDE_DD15、IDE_DMARQ、IDE_DI0Wn、IDE_DI0Rn、IDE_I0RDY、IDE_DMACKn、 IDE_INTRQ、IDE_CS0n、IDE_CSln、IDE_DA0_IDE_DA2、DASPn, IDE_RESETn、PDIAGn 腳分別與 Ull的同名腳相連，集成電路U9的POfoi腳接R3到+3. 3V以及接C7到地，集成電路U9的 IDE_PDIAGn腳接R5到+3. 3V以及接R4到Ull的PDIAGn腳，集成電路U9的IDE_DASPn腳 接R7到Ull的DASPn腳，Ull的DASPn腳接R6到+3. 3V以及接R8和LED2到+3. 3V ；集成 電路 U9 用 JM20330。本實用新型電路主要工作過程如下U11通過SATA接口接收PC機命令，如果是掃 描命令則控制設備走紙，當紙張進入掃描區(qū)域時，開始雙面采集，圖象數據由Ull進行整理 并存儲在U17中，由SATA將圖像數據傳送給PC機，設備可以連續(xù)走紙；如果是圖像掃描參 數配置命令，Ull識別參數配置類型如光源組合、分辨率、掃描頭行周期、曝光周期、模數轉換器參數等，并進行相應處理，將圖象采集處理參數存儲在U14中。本實用新型具有結構簡單、價格低廉、性能穩(wěn)定、快速準確、雙面采集、使用方便、 易于維修的特點。

圖1為本實用新型的SATA接口電路圖。圖2為本實用新型的處理器電路圖。圖3為本實用新型的存儲器電路圖。圖4為本實用新型的圖象傳感器接口電路圖。圖5為本實用新型的模數轉換器電路圖。
具體實施方式
實施例1 本實用新型高速信息卡圖像采集處理電路的結構如圖1-圖5所示。包括處理器 Ul 1，模數轉換器U1-U8，存儲器U17、U14，SATA接口電路U9及阻容元件組成，各元器件之間 電連接。圖1所示的是由SATA控制器U9及其外圍器件組成的SATA接口電路，圖2所示 的是由處理器Ull極其外圍器件組成的處理器電路，圖3所示的是由SDRAM器件U17、串口 FLASH器件U14及外圍器件組成的存儲器電路，圖4所示的是由接插件J5、J6組成圖象傳 感器接口電路，圖5所示的是由模數轉換器件U1-U8及外圍器件組成模數轉換器電路。如圖1所示，U9用JM20330。U9的22,23兩腳間接25MHz晶體Yl和電阻R2, Yl 兩腳分別接5PF電容C6和33PF電容C7，電容的另一端接地，U9的ATAIOEN、MODE2、MODE 1、 VCCO 1、VCC02、CLKSEL0 腳接 +3. 3V,U9 的 VCCK1、VCCK2、VCCK3 腳接 1V8，U9 的 GNDO、MODEO、 AGND1、AGND2、SSCEN、CLKSELU FXDMA, PMEN、GNDK1、GNDK2 腳接地，U9 的 32 腳通過電容 Cl 與接插件CNl的2腳相連，U9的31腳與CNl的3腳相連，U9的28腳與CNl的5腳相連，U9 的 27 腳與 Cm 的 6 腳相連，Jl 的 1、4、7 腳接地，U9 的 IDE_DD0_IDE_DD15、IDE_DMARQ、IDE_ DIOWn、IDE_DI0Rn、IDE_I0RDY、IDE_DMACKn、IDE_INTRQ、IDE_CS0n、IDE_CSln、IDE_DA0_IDE_ DA2、DASPn, IDE_RESETn、PDIAGn 腳分別與 Ull 的同名腳相連，U9 的 PORn 腳接 R3 到 +3. 3V 以及接C7到地，U9的IDE_PDIAGn腳接R5到+3. 3V以及接R4到Ull的PDIAGn腳，U9的 IDE_DASPn腳接R7到Ull的DASPn腳，Ull的DASPn腳接R6到+3. 3V以及接R8和LED2到 +3. 3V。如圖2 所示，Ull 用 EP1C12Q240, U12 用 EPCS4。J7 的 1 腳接地，J7 的 2-9 腳分 別與Ull的23-15腳相連。J3的1腳接地，2腳接12V+，3腳接1V5，4腳接+3. 3V，5腳接 +5V。Xl的2腳接地，3腳接Ull的GCLKIN，4腳接+3. 3V。J8的2、10腳接地，4腳接+3. 3V, J8 的 EPDCLK、C0NFD0NE、NCONFIG、EPDATA, EPASD, EPNCS, EPNCE 腳分別接 Ull 的同名腳， 其中 C0NFD0NE、NCONFIG 通過 IOK 電阻 R13、R15 上拉至 +3. 3V, EPNCE 腳通過 IOK 電阻 R16 下拉到地。U12 的 3V 腳接 +3. 3V, DGND 腳接地，U12 的 EPNCS, EPDATA, EPASD, EPDCLK 腳 接Ull的同名腳。Ull的1腳、NSTATUS分別通過IOK電阻R14、R12上拉到+3. 3V。Ull的 VCCIO1-VCCI04 腳接 +3. 3V,U11 的 CLK 1、CLK2、CLK3、MSELO、MSEL 1、GNDA_PLL1、6NDA_PLL2、GNDG_PLL1、GNDG_PLL2 腳及各 GND 腳接地，Ull 的各 VCCINT 腳及 VCCA_PLL1、VCCA_PLL2 腳 接 1V5。如圖3 所示，U17 用 MC48LC8M16A2 或 MC48LC32M16A2，U14 用 W25X40。U17 的數據 總線 DQO-DQl5、地址總線 AO-Al2、/CAS、/RAS、BAO、BA1、SDRAM_WE、SDRAM_CS、SDRAM_CLK、 SDRAM_CKE分別與Ull的同名腳相連，U17的DQM腳通過4. 7K電阻R17下拉到地，U17的 VDD, VDDQ 腳接 +3. 3V, U17 的 VSS、VSSQ 腳接地。U14 的 /ECS、ESO、/EffP, ESI、ESCK、/HOLD 腳分別與Ull的同名腳相連，U14的8腳接+3. 3V，U14的4腳接地。如圖4所示，J5、J6的DGND腳接地，J5、J6的+5V腳接+5V，J5、J6的12V+腳接 12V+, J5、J6 的 SP、CP、411DS 接 Ull 的 SP、CP、F411DS。J5 的 FLEDDIR1、FLEDRl、FLEDGl、 FLEDBl 接 Ull 的同名腳。J6 的 FLEDDIR、FLEDR、FLEDG, FLEDB 腳接 Ull 的同名腳。J5 的 REDl、GREENl 腳接 U7 的 REDl、GREENl 腳，J5 的 RED2、GREEN2 腳接 U4 的 RED2、GREEN2 腳， J5 的 RED3、GREEN3 腳接 U3 的 RED3、GREEN3 腳，J5 的 RED4、GREEN4 腳接 Ul 的 RED4、GREEN4 腳。J6 的 RED5、GREEN5 腳接 U8 的 RED5、GREEN5 腳，J6 的 RED6、GREEN6 腳接 U6 的 RED6、 GREEN6 腳，J6 的 RED7、GREEN7 腳接 U5 的 RED7、GREEN7 腳，J6 的 RED8、GREEN8 腳接 U2 的 RED8、GREEN8 腳。如圖5 所示，U1-U8 用 WM8214。U1-U8 的 DGND 腳接地，U1-U8 的 3V 腳接 +3. 3V, U1-U8 的 OEB、VSMP、MCLK、SEN、SCK 腳接 Ull 的同名腳。Ul 的 SDI1、VD0-VD7 腳接 Ull 的 SDIU VD0-VD7 腳，Ul 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C3、C5、C7、C6、C4，各電容 另外一端接地，Ul的23、Μ兩腳間接0. 01 μ F電容C91禾口 1 μ F電容C100。U3的SDI2、 VD8-VD15 腳接 Ull 的 SDI2、VD8_VD15 腳，U3 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C17、 C19、C21、C20、C18，各電容另外一端接地，U3的23、24兩腳間接0. 01 μ F電容C93和IyF 電容 C102。U4 的 SDI3、VD16-VD23 腳接 Ull 的 SDI3、VD16-VD23 腳，U4 的 26、25、24、23、21 腳分別接0. IyF電容C33、C35、C37、C36、C32，各電容另外一端接地，U4的23,24兩腳間接 0. 01 μ F 電容 C95 和 1 μ F 電容 C104。U7 的 SDI4、VD24-VD31 腳接 Ull 的 SDI4、VD24-VD31 腳，U7 的 26、25、24、23、21 腳分別接 0. IyF 電容 C34、C49、C51、C50、C48，各電容另外一端 接地，U7的23、對兩腳間接0. OlyF電容C97禾口 1 μ F電容C106。U2的SDI5、VD32_VD39腳 接 Ull 的 SDI5、VD32-VD39 腳，U2 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 CIO、C12、C14、 C13、C11，各電容另外一端接地，U2的23、24兩腳間接0. 01 μ F電容C92禾口 IyF電容C101。 U5 的 SDI6、VD40-VD47 腳接 Ull 的 SDI6、VD40-VD47 腳，U5 的 26、25、24、23、21 腳分別接 0. IyF電容024、026、028、027、025，各電容另外一端接地，邯的23、24兩腳間接0. 01 μ F 電容 C94 和 1 μ F 電容 C103。U6 的 SDI7、VD48_VD55 腳接 Ull 的 SDI7、VD48_VD55 腳，U6 的 26、25、24、23、21腳分別接0. IyF電容C42、C44、C46、C45、C41，各電容另外一端接地，U6的 23,24 兩腳間接 0. 01 μ F 電容 C96 禾口 1 μ F 電容 C105。U8 的 SDI8、VD56-VD63 腳接 Ull 的 SDI8.VD56-VD63 腳，U8 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C43、C54、C56、C55、C53， 各電容另外一端接地，U8的23,24兩腳間接0. OlyF電容C98和1 μ F電容C107。高速信息卡圖像采集處理電路主要工作過程如下U11通過SATA接口接收PC機 命令，如果是掃描命令則控制設備走紙，當紙張進入掃描區(qū)域時，開始雙面采集，圖象數據 由Ull進行整理并存儲在U17中，由SATA將圖像數據傳送給PC機，設備可以連續(xù)走紙；如 果是圖像掃描參數配置命令，Ull識別參數配置類型如光源組合、分辨率、掃描頭行周期、曝光周期、模數轉換器參數等，并進行相應處理，將圖象采集處理參數存儲在U14器件中。實施例2 本實用新型結構與實施例1相同，差別是，存儲器中的集成電路U17用 MC48LC32M16A2。
權利要求1.一種高速信息卡圖像采集處理電路，其特征在于，包括處理器，模數轉換器，存儲器 U17、U14和SATA接口電路，其中U17、U14的控制線、地址線和數據線分別與處理器的同名 腳相連；模數轉換器的控制線和數據線分別與處理器的同名腳相連；SATA接口電路的控制 線與數據線分別與處理器的同名腳相連。
2.如權利要求1所述的高速信息卡圖像采集處理電路，其特征在于，所述的處理器由 集成電路Ull及其配置芯片U12、仿真器接插件J8，電機驅動與紙張檢測模塊接口接插件 J7,電源輸入接插件J3，晶振Xl組成，其中J7的1腳接地，J7的2-9腳分別與集成電路Ull 的23-15腳相連;J3的1腳接地，2腳接12V+，3腳接1V5，4腳接+3. 3V，5腳接+5V ；Xl的2 腳接地，3腳接集成電路Ull的GCLKIN，4腳接+3. 3V ;J8的2、10腳接地，4腳接+3. 3V，J8 的 EPDCLK、CONFDONE、NCONFIG、EPDATA、EPASD、EPNCS、EPNCE 腳分別接集成電路 Ull 的同名 腳，其中C0NFD0NE、NC0NFIG通過IOK電阻R13、R15上拉至+3. 3V, EPNCE腳通過IOK電阻 R16 下拉到地；U12 的 3V 腳接 +3. 3V, DGND 腳接地，U12 的 EPNCS、EPDATA、EPASD、EPDCLK 腳 接集成電路Ull的同名腳；集成電路Ull的1腳、NSTATUS分別通過IOK電阻R14、R12上拉 到 +3. 3V ；集成電路 Ull 的 VCCI01-VCCI04 腳接 +3. 3V，集成電路 Ull 的 CLK1、CLK2、CLK3、 MSELO、MSELl、GNDA_PLL1、GNDA_PLL2、GNDG_PLL1、GNDG_PLL2 腳及各 GND 腳接地，集成電路 Ull 的各 VCCINT 腳及 VCCA_PLL1、VCCA_PLL2 腳接 1V5 ；集成電路 Ull 用 EP1C12Q240，U12 用 EPCS4。
3.如權利要求2所述的高速信息卡圖像采集處理電路，其特征在于，所述的模數轉換 器由集成電路U1-U8，圖象傳感器接口 J5、J6組成，其中集成電路U1-U8的DGND腳接地，集 成電路U1-U8的3V腳接+3. 3V，集成電路U1-U8的OEB、VSMP、MCLK、SEN、SCK腳接Ull的同 名腳；Ul 的 SDIU VD0-VD7 腳接 Ull 的 SDIU VD0-VD7 腳，Ul 的 26、25、24、23、21 腳分別接 0. 1口？電容03、05、07、06、04，各電容另外一端接地，Ul的23、24兩腳間接0. 01 μ F電容 C91 和 1 μ F 電容 ClOO ；U3 的 SDI2、VD8-VD15 腳接 Ull 的 SDI2、VD8-VD15 腳，U3 的 26、25、 24、23、21腳分別接0. IyF電容C17、C19、C21、C20、C18，各電容另外一端接地，U3的23、 24 兩腳間接 0. 01 μ F 電容 C93 禾口 1 μ F 電容 C102 ；U4 的 SDI3、VD16_VD23 腳接 Ull 的 SDI3、 VD16-VD23 腳，U4 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C33、C35、C37、C36、C32，各電 容另外一端接地，U4的23J4兩腳間接0. 01 μ F電容C95和1 μ F電容C104 ；U7的SDI4、 VD24-VD31 腳接 Ull 的 SDI4、VD24-VD31 腳，U7 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C34、C49、C51、C50、C48，各電容另外一端接地，U7的23、24兩腳間接0. 01 μ F電容C97和 1 μ F 電容 C106 ；U2 的 SDI5、VD32-VD39 腳接 Ull 的 SDI5、VD32-VD39 腳，U2 的 26,25,24, 23,21腳分別接0. IyF電容CIO、C12、C14、C13、C11，各電容另外一端接地，U2的23,24 兩腳間接 0. 01 μ F 電容 C92 和 1 μ F 電容 ClOl ；U5 的 SDI6、VD40-VD47 腳接 Ull 的 SDI6、 VD40-VD47 腳，U5 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C24、C26、C28、C27、C25，各電 容另外一端接地，U5的23,24兩腳間接0. OlyF電容C94和1 μ F電容C103 ；U6的SDI7、 VD48-VD55 腳接 Ull 的 SDI7、VD48-VD55 腳，U6 的 26、25、24、23、21 腳分別接 0. 1 μ F 電容 C42、C44、C46、C45、C41，各電容另外一端接地，U6的23,24兩腳間接0. 01 μ F電容C96和 1 μ F 電容 C105 ；U8 的 SDI8、VD56-VD63 腳接 Ull 的 SDI8、VD56-VD63 腳，U8 的 26,25,24, 23,21腳分別接0. IyF電容C43、C54、C56、C55、C53，各電容另外一端接地，U8的23、24兩 腳間接0. OlyF電容C98禾口 1 μ F電容C107 ；集成電路U1-U8用WM8214。
4.如權利要求2所述的高速信息卡圖像采集處理電路，其特征在于，其中U17的數據 總線 DQO-DQl5、地址總線 AO-Al2、/CAS、/RAS、BAO、BA1、SDRAM_WE、SDRAM_CS、SDRAM_CLK、 SDRAM_CKE分別與Ull的同名腳相連，U17的DQM腳通過4. 7K電阻R17下拉到地，U17的 VDD, VDDQ 腳接 +3. 3V, U17 的 VSS、VSSQ 腳接地；U14 的 /ECS、ESO、/EffP, ESI、ESCK、/HOLD 腳分別與Ull的同名腳相連，U14的8腳接+3. 3V，U14的4腳接地；Ul7用MC48LC8M16A2或 MC48LC32M16A2, U14 用 W25X40。
5.如權利要求2所述的高速信息卡圖像采集處理電路，其特征在于，所述的SATA接口 電路由集成電路U9，接插件CN1，晶振Yl組成，其中集成電路U9的22、23兩腳間接25MHz 晶體Yl和電阻R2，Y1兩腳分別接5PF電容C6和33PF電容C7，電容的另一端接地，集成電 路 U9 的 ATAI0EN、M0DE2、M0DE1、VCC01、VCC02、CLKSEL0 腳接 +3. 3V，集成電路 U9 的 VCCK1、 VCCK2.VCCK3 腳接 1V8，集成電路 U9 的 GND0、M0DE0、AGND1、AGND2、SSCEN、CLKSEL1、FXDMA、 PMEN、GNDK1、GNDK2腳接地，集成電路U9的32腳通過電容Cl與接插件CNl的2腳相連，集 成電路U9的31腳與CNl的3腳相連，集成電路U9的28腳與CNl的5腳相連，集成電路U9 的27腳與CNl的6腳相連，Jl的1、4、7腳接地，集成電路U9的IDE_DD0_IDE_DD15、IDE_ DMARQ, IDE_DI0Wn、IDE_DI0Rn、IDE_I0RDY、IDE_DMACKn、IDE_INTRQ、IDE_CS0n、IDE_CSln、 IDE_DA0-IDE_DA2,DASPn,IDE_RESETn,PDIAGn腳分別與Ull的同名腳相連，集成電路U9的 PORn腳接R3到+3. 3V以及接C7到地，集成電路U9的IDE_PDIAGn腳接R5到+3. 3V以及接 R4到Ul 1的PDIAGn腳，集成電路U9的IDE_DASPn腳接R7到Ul 1的DASPn腳，Ul 1的DASPn 腳接R6到+3. 3V以及接R8和LED2到+3. 3V ；集成電路U9用JM20330。
專利摘要高速信息卡圖像采集處理電路屬于光電技術應用技術領域，包括處理器U11，模數轉換器U1-U8，存儲器U17、U14，SATA接口電路U9及阻容元件組成，各元器件之間電連接；處理器由集成電路U11及其配置芯片U12、防真器接插件J8，電機驅動與紙張檢測模塊接口接插件J7，電源輸入接插件J3，晶振X1及阻容元件組成；模數轉換器由集成電路U1-U8，圖象傳感器接口J5、J6及阻容器件組成；存儲器由集成電路U17、U14及阻容元件構成；SATA接口電路由集成電路U9，接插件CN1，晶振Y1及阻容元件組成；本實用新型具有結構簡單、價格低廉、性能穩(wěn)定、快速準確、雙面采集、使用方便、易于維修、傳輸速率高的特點。
文檔編號H04N1/04GK201846404SQ20092028138
公開日2011年5月25日 申請日期2009年11月23日 優(yōu)先權日2009年11月23日
發(fā)明者周曉東, 王曉亮, 趙小樸, 馬磊 申請人:山東山大鷗瑪軟件有限公司