用于在多芯片封裝體中測試輔助部件的方法和裝置的制造方法
【專利說明】用于在多芯片封裝體中測試輔助部件的方法和裝置
[0001 ] 本申請要求2015年7月21日提交的美國專利申請?zhí)?4/805,312以及2014年12月3日提交的美國臨時(shí)專利申請?zhí)?2/087,140的優(yōu)先權(quán)，所述專利申請?zhí)卮送ㄟ^引用以其全文結(jié)合在此。
技術(shù)領(lǐng)域
[0002]本申請總體上涉及集成電路封裝體，并且更具體地涉及測試具有多個(gè)集成電路裸片的集成電路封裝體的方法。
【背景技術(shù)】
[0003]集成電路封裝體典型地包括一個(gè)集成電路裸片以及一個(gè)襯底，該襯底上安裝有該裸片。該裸片通常通過鍵合接線或者焊料凸塊耦合至該襯底。然后來自該集成電路裸片的信號通過該鍵合接線或者焊料凸點(diǎn)行進(jìn)到該襯底。
[0004]由于集成電路技術(shù)的規(guī)模向更小的設(shè)備尺寸調(diào)整，因此設(shè)備性能繼續(xù)以增加的功率消耗為代價(jià)來得到提升。為了減少功率消耗，可以將超過一個(gè)裸片放置在單個(gè)集成電路封裝體(例如多芯片封裝體)內(nèi)。由于不同類型的設(shè)備面向不同類型的應(yīng)用，因此在一些系統(tǒng)中可能需要更多的裸片以便滿足高性能應(yīng)用的需求。因而，為了得到更好的性能以及更高的密度，集成電路封裝體可包括沿相同的平面橫向安排地多個(gè)裸片或者可包括在彼此頂部上堆疊的多個(gè)裸片。
[0005]多芯片封裝體能夠包括安裝在中介層(interposer)上的多個(gè)裸片。在一些安排中，主集成電路處理器可以通過中介層耦合至多個(gè)存儲器集成電路芯片。通常，可能期望的是在正常操作之前測試和調(diào)試存儲器芯片。在存儲器芯片支持高帶寬通信的情景下，必須被外鍵合(bond out)以用于測試和調(diào)試的外部引腳的數(shù)量能夠是巨大的，并且能夠乘以被包括在多芯片封裝體內(nèi)的存儲器芯片的數(shù)量，這能夠嚴(yán)重限制在正常操作過程中主處理器可用的通用輸入-輸出(GP1)引腳的數(shù)量。
[0006]在這種背景下，產(chǎn)生了在此描述的實(shí)施例。

【發(fā)明內(nèi)容】

[0007]根據(jù)一個(gè)實(shí)施例，提供了一種多芯片封裝體，該多芯片封裝體包括一個(gè)集成電路、耦合至該集成電路的多個(gè)輔助集成電路(IC)部件以及一個(gè)測試輸入-輸出(1)引腳，該測試輸入-輸出引腳耦合至該輔助集成電路部件中的至少兩個(gè)輔助集成電路部件并且用于在測試過程中向該至少兩個(gè)輔助集成電路部件傳遞多個(gè)測試信號。在某些安排中，該多芯片封裝體也可以包括一個(gè)中介層，其上安裝有該集成電路以及該多個(gè)輔助集成電路部件。
[0008]在一個(gè)合適的安排中，多芯片封裝體也可以包括多個(gè)專用測試引腳，其中的每一個(gè)專用測試引腳耦合至多個(gè)輔助集成電路部件的對應(yīng)一個(gè)并且向其傳遞一個(gè)相應(yīng)的選擇信號，以便將該多個(gè)輔助集成電路部件中的每一個(gè)輔助集成電路部件置于活動測試模式和三態(tài)模式中的所選擇的一個(gè)模式。
[0009]在另一個(gè)合適的安排中，測試1引腳可以是集成電路的通用輸入-輸出(GP1)引腳?？蓮募呻娐方栌迷揋P1引腳從而使得測試信號在測試過程中可以通過GP1引腳被傳遞到輔助部件?？梢栽跍y試后將GP1引腳返回至集成電路從而使得活動用戶數(shù)據(jù)信號在多芯片封裝體的正常操作過程中被傳遞到集成電路。在某些實(shí)施例中，輔助集成電路部件的第一部分可以耦合至集成電路的第一組GP1引腳，而不同于第一部分的輔助集成電路部件的第二部分可以耦合至集成電路的第二組GP1引腳，該第二組不同于該第一組。
[0010]在又一個(gè)合適的安排中，被插入在輔助集成電路部件和測試輸入-輸出引腳之間的復(fù)用電路可以用于將測試信號路由到選擇的輔助部件。復(fù)用電路可以形成在該中介層中或作為集成電路的一部分。若期望的話，集成電路可以用于通過從集成電路直接向輔助部件發(fā)送控制信號選擇哪一個(gè)輔助部件當(dāng)前正在被測試。
[0011]本發(fā)明的進(jìn)一步的特征、其特性和各種優(yōu)點(diǎn)將從附圖和其后的【具體實(shí)施方式】中更為顯見。
【附圖說明】
[0012]圖1是根據(jù)一個(gè)實(shí)施例的簡圖，展示了能夠用于測試和調(diào)試多芯片封裝體的示例性測試設(shè)備。
[0013]圖2是根據(jù)一個(gè)實(shí)施例的示例性多芯片封裝體的簡圖，該多芯片封裝體包括通過嵌入的物理層接口電路耦合至多個(gè)輔助芯片堆疊的一個(gè)主集成電路裸片。
[0014]圖3是根據(jù)一個(gè)實(shí)施例的具有一個(gè)中介層的示例性多芯片封裝體的截面?zhèn)纫晥D。
[0015]圖4是根據(jù)一個(gè)實(shí)施例的示例性多芯片封裝體的截面?zhèn)纫晥D。
[0016]圖5是根據(jù)一個(gè)實(shí)施例的簡圖，展示了對于每一個(gè)輔助待測電路(CUT)的測試引腳能夠怎樣被結(jié)合在一起以便將輸入-輸出(1)引腳的損耗最小化。
[0017]圖6是根據(jù)一個(gè)實(shí)施例的簡圖，展示了對于每一個(gè)輔助CUT的測試引腳能夠怎樣和與多芯片封裝體中的主裸片相關(guān)聯(lián)的一組通用1(GP1)引腳結(jié)合在一起。
[0018]圖7是根據(jù)一個(gè)實(shí)施例的簡圖，展示了對于每一個(gè)輔助CUT的測試引腳能夠怎樣與不同組的GP1引腳結(jié)合在一起以能夠?qū)崿F(xiàn)并行測試。
[0019]圖8是根據(jù)一個(gè)實(shí)施例的示例性復(fù)用電路的簡圖，該復(fù)用電路在活動的中介層中被實(shí)現(xiàn)以便將引腳數(shù)最小化。
[0020]圖9是根據(jù)一個(gè)實(shí)施例的示例性復(fù)用電路的簡圖，該復(fù)用電路在主裸片上被實(shí)現(xiàn)以減少外部引腳數(shù)。
[0021]圖10是根據(jù)一個(gè)實(shí)施例的示例性步驟的流程圖，該步驟涉及在多芯片封裝體內(nèi)測試多個(gè)輔助CUT。
【具體實(shí)施方式】
[0022]本發(fā)明的實(shí)施例涉及集成電路，并且更具體地涉及包括多個(gè)集成電路裸片的集成電路封裝體。
[0023]由于集成電路制造技術(shù)向規(guī)模更小的處理節(jié)點(diǎn)調(diào)整，因此在單個(gè)集成電路裸片上設(shè)計(jì)整個(gè)系統(tǒng)(有時(shí)被稱為片上系統(tǒng))變得越來越有挑戰(zhàn)性。在將泄漏和功率消耗最小化的同時(shí)設(shè)計(jì)模擬和數(shù)字電路以便支持所期望的性能水平能夠是極其費(fèi)時(shí)和昂貴的。
[0024]單個(gè)裸片封裝體的一個(gè)替代方案是多個(gè)裸片被放置在單個(gè)封裝體內(nèi)的一種安排。這種類型的包含多個(gè)互連的裸片的封裝體有時(shí)可以被稱為系統(tǒng)內(nèi)封裝體(SiP)、多芯片模塊(MCM)或多芯片封裝體。將多個(gè)芯片(裸片)放置在單個(gè)封裝體中可以允許每一個(gè)裸片通過使用最合適的技術(shù)工藝來實(shí)現(xiàn)(例如存儲器芯片可以通過使用28nm的技術(shù)節(jié)點(diǎn)來實(shí)現(xiàn)，而射頻模擬芯片可以通過使用45nm的技術(shù)節(jié)點(diǎn)來實(shí)現(xiàn))、可以增加裸片到裸片接口的性能(例如在單個(gè)封裝體內(nèi)從一個(gè)裸片到另一個(gè)裸片驅(qū)動信號比從一個(gè)封裝體到另一個(gè)封裝體驅(qū)動信號大體上更容易，從而降低了相關(guān)聯(lián)的輸入-輸出緩存器的功率消耗)、可以空出輸入-輸出引腳(例如與裸片與裸片連接相關(guān)聯(lián)的輸入-輸出引腳比與封裝體與板連接相關(guān)聯(lián)的引腳小得多)并且可以有助于簡化印刷電路板(PCB)設(shè)計(jì)(S卩，在正常系統(tǒng)操作過程中多芯片封裝體被安裝在其上的PCB的設(shè)計(jì))。
[0025]通常，可能期望的是能夠在多芯片封裝體中對一個(gè)或更多個(gè)裸片進(jìn)行測試以便確保在多芯片封裝體上的裸片正確地運(yùn)行。圖1是示例性測試系統(tǒng)100的簡圖，該測試系統(tǒng)包括測試設(shè)備110以用于測試和/或調(diào)試多芯片封裝體，諸如封裝體102。如圖1所示，多芯片封裝體102可以包括多個(gè)集成電路(IC)裸片，該裸片包括至少第一 IC 104-1以及第二 IC104-
2。在封裝體102上的集成電路裸片可以是任何合適的集成電路，諸如可編程邏輯設(shè)備、專用標(biāo)準(zhǔn)產(chǎn)品(ASSP)以及專用集成電路(ASIC)?？删幊踢壿嬙O(shè)備的示例包括可編程陣列邏輯(PAL)、可編程邏輯陣列(PLA)、現(xiàn)場可編程邏輯陣列(FPLA)、電可編程邏輯設(shè)備(EPLD)、電可擦除可編程邏輯設(shè)備(EEPLD)、邏輯單元陣列(LCA)、復(fù)雜可編程邏輯設(shè)備(CPLD)以及現(xiàn)場可編程門陣列(FPGA)，僅舉幾例。
[0026]測試設(shè)備110可以通過路徑112與多芯片封裝體102進(jìn)行通信。特別地，是封裝體102的一部分的一個(gè)或更多個(gè)測試引腳(例如外鍵合的外部封裝體引腳)在測試和調(diào)試操作過程中可以用于直接與測試設(shè)備110接合。通常期望的是將專用測試引腳的數(shù)量最小化從而使得在多芯片封裝體的正常操作過程中更多個(gè)輸入-輸出(1)引腳能夠可用。根據(jù)本發(fā)明的各種實(shí)施例，以下結(jié)合至少圖2至圖9來描述本發(fā)明的示例。
[0027]圖2示出了多芯片封裝體102的一個(gè)合適的安排。如圖2所示，封裝體102可包括集成電路200，該集成電路耦合至多個(gè)輔助集成電路設(shè)備202?？梢允侵醒胩幚韱卧?CPU)、圖形處理單元(GPU)、ASIC、可編程設(shè)備或其他合適的集成電路的裸片200可以作為封裝體102的主處理器并且因此在此有時(shí)可以被稱為主裸片。與主裸片進(jìn)行通信的輔助部件202有時(shí)被稱為“子”裸片。
[0028]集成電路200可以包括收發(fā)器和/或其他輸入-輸出(1)部件206以用于與在封裝體102外部的設(shè)備接合。主集成電路200也可以包括物理層(PHY)接口電路，諸如通過裸片間跡線208用于與輔助部件202進(jìn)行通信的PHY電路20