本發(fā)明涉及延遲鎖相環(huán)的技術領域，特別是一種占空比校正裝置及方法。

背景技術：

延遲鎖相環(huán)(Delay—locked Loop，DLL)技術是在PLL技術上改進得到的，被廣泛應用于時序領域中。在本領域中，現(xiàn)有的占空比校正方法是先檢測出信號當前的占空比，再通過修改上升沿下降沿的延遲來修正?，F(xiàn)有方法是可以通過配置不同的值來得到想要的任何的占空比，但此方法的缺點是必須要增加檢測電路，并且一般需要取足夠多的樣本結果才會比較準確。

技術實現(xiàn)要素：

本發(fā)明的目的是為了解決現(xiàn)有技術存在的上述不足，提供一種占空比校正裝置及方法，實現(xiàn)簡化占空比校正裝置的結構，減小誤差以及降低功耗的裝置及方法。

為實現(xiàn)上述目的，第一方面，本發(fā)明提供了一種占空比校正裝置及方法，該裝置包括：

延遲模塊，用于延遲輸入時鐘信號，產生多個延遲時鐘信號；

第一復選器，用于在所述多個延遲時鐘信號中選出第一相位時鐘信號；

第二復選器，用于在所述多個延遲時鐘信號中選出第二相位時鐘信號；

占空比校正電路，用于接收第一相位時鐘信號和第二相位時鐘信號，將第一相位時鐘信號和第二相位時鐘信號校正為輸出時鐘信號。

優(yōu)選地，第一相位時鐘信號與第二相位時鐘信號頻率相同，并且延遲時間相差半個周期。

優(yōu)選地，占空比校正電路用第一相位時鐘信號的上升沿作為輸出時鐘信 號的上升沿；用第二相位時鐘信號的上升沿作為輸出時鐘信號的下降沿。

優(yōu)選地，延遲模塊包括：多個串聯(lián)耦接的延遲單元。

優(yōu)選地，多個串聯(lián)耦接的延遲單元的第n節(jié)點處產生第n延遲時鐘信號，其中，第n-1延遲時鐘信號與第n延遲時鐘信號的頻率相同，延遲時間相差N分之一周期，N為2的冪次方。

優(yōu)選地，延遲單元包括：多級數(shù)字延遲單元。

優(yōu)選地，延遲單元還包括：壓控延遲線。

第二方面，一種占空比校正方法，該方法包括：

基于輸入時鐘信號，得到多個延遲時鐘信號；

根據(jù)多個延遲時鐘信號，選出第一相位時鐘信號以及第二相位時鐘信號；

通過占空比校正，將第一相位時鐘信號和第二相位時鐘信號校正為輸出時鐘信號。

優(yōu)選地，通過占空比校正電路將第一相位時鐘信號和第二相位時鐘信號校正為輸出時鐘信號的步驟還包括：

用第一相位時鐘信號的上升沿作為輸出時鐘信號的上升沿；

用第二相位時鐘信號的上升沿作為輸出時鐘信號的下降沿。

本發(fā)明提供的一種占空比校正裝置及方法，利用延遲模塊產生多個延遲時鐘信號，通過把需要的相位時鐘延遲，再與原來的時鐘相結合的方法，從而得到占空比接近50％的相位時鐘。有效的簡化了占空比校正裝置的結構，從而達到減小誤差、降低功耗和即時可靠等優(yōu)點。

附圖說明

圖1為本發(fā)明實施例提供的一種占空比校正裝置的結構示意圖；

圖2為本發(fā)明實施例提供的另一種占空比校正裝置的結構示意圖；

圖3為本發(fā)明實施例提供的一種占空比校正的方法流程圖；

圖4為本發(fā)明實施例提供的占空比校正電路的原理示意圖。

具體實施方式

為使本發(fā)明實施例的目的、技術方案和優(yōu)點更加清楚，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

為便于對本發(fā)明實施例的理解，下面將結合附圖以具體實施例做進一步的解釋說明，實施例并不構成對本發(fā)明實施例的限定。

圖1為本發(fā)明實施例提供的一種占空比校正裝置的結構示意圖，如圖1所示，該裝置包括：

延遲模塊101，用于延遲輸入時鐘信號，產生多個延遲時鐘信號；

第一復選器102，用于在所述多個延遲時鐘信號中選出第一相位時鐘信號；

第二復選器103，用于在所述多個延遲時鐘信號中選出第二相位時鐘信號；

占空比校正電路104，用于接收第一相位時鐘信號和第二相位時鐘信號，將第一相位時鐘信號和第二相位時鐘信號校正為輸出時鐘信號。

具體地，第一相位時鐘信號與第二相位時鐘信號頻率相同，并且延遲時間相差半個周期。

具體地，占空比校正電路104用第一相位時鐘信號的上升沿作為輸出時鐘信號的上升沿；用第二相位時鐘信號的上升沿作為輸出時鐘信號的下降沿。

具體地，延遲模塊101包括：多個串聯(lián)耦接的延遲單元。

具體地，多個串聯(lián)耦接的延遲單元的第n節(jié)點處產生第n延遲時鐘信號，其中，第n-1延遲時鐘信號與第n延遲時鐘信號的頻率相同，延遲時間相差N分之一周期，N為2的冪次方。

具體地，延遲單元包括：多級數(shù)字延遲單元。

具體地，延遲單元還包括：壓控延遲線。

需要說明的是，本發(fā)明不僅適用于數(shù)字延遲鎖相環(huán)電路，同樣適用于模擬延遲鎖相環(huán)電路。當適用于數(shù)字延遲鎖相環(huán)電路時，延遲單元為多級數(shù)字延遲單元；當適用于模擬延遲鎖相環(huán)電路時，延遲單元為壓控延遲線。

圖2為本發(fā)明實施例提供的另一種占空比校正裝置的結構示意圖，如圖2所示，在本例中，以一個延遲鎖相環(huán)需要輸出時鐘選擇4個相位為例進行說明。

一個延遲鎖相環(huán)需要輸出時鐘選擇4個相位，那么該延遲鎖相環(huán)需要至少4級延遲單元，用第4級延遲單元204的輸出時鐘CKDL3作為反饋時鐘控制延遲鎖相環(huán)鎖定。當延遲鎖相環(huán)鎖定后，每一級延遲單元帶來的延遲時間都是四分之一周期Tp/4，即，每兩級延遲單元會帶來半個周期的延遲。

第一復選器102選出需要的第一相位時鐘信號CKR，第二個復選器103選出與第一相位時鐘信號CKR相差半個周期的輸出第二相位時鐘信號CKF，第一相位時鐘信號CKR和第二相位時鐘信號CKF頻率相同，延遲時間相差半個周期Tp/2。第一相位時鐘信號CKR和第二相位時鐘信號CKF被占空比校正電路104接收，并校正。占空比校正電路104通過D觸發(fā)器用第一相位時鐘信號CKR的上升沿作為輸出時鐘信號CKOUT的上升沿，用CKF的上升沿作為輸出時鐘信號CKOUT的下降沿(如圖4所示)，此時，占空比校正到接近50％。

圖3為本發(fā)明實施例提供的一種占空比校正的方法流程圖，如圖3所示，該方法的步驟為：

基于輸入時鐘信號，得到多個延遲時鐘信號；

根據(jù)多個延遲時鐘信號，選出第一相位時鐘信號以及第二相位時鐘信號；

通過占空比校正，將第一相位時鐘信號和第二相位時鐘信號校正為輸出時鐘信號。

具體地，通過占空比校正電路將第一相位時鐘信號和第二相位時鐘信號 校正為輸出時鐘信號的步驟還包括：

用第一相位時鐘信號的上升沿作為輸出時鐘信號的上升沿；

用第二相位時鐘信號的上升沿作為輸出時鐘信號的下降沿。

本發(fā)明提供的一種占空比校正裝置及方法，利用延遲模塊產生多個延遲時鐘信號，通過把需要的相位時鐘延遲，再與原來的時鐘相結合的方法，從而得到占空比接近50％的相位時鐘。本發(fā)明有效的簡化了占空比校正裝置的結構，從而達到減小誤差、降低功耗、即時可靠等優(yōu)點。

專業(yè)人員應該還可以進一步意識到，結合本文中所公開的實施例描述的各示例的單元及算法步驟，能夠以電子硬件、計算機軟件或者二者的結合來實現(xiàn)，為了清楚地說明硬件和軟件的可互換性，在上述說明中已經按照功能一般性地描述了各示例的組成及步驟。這些功能究竟以硬件還是軟件方式來執(zhí)行，取決于技術方案的特定應用和設計約束條件。專業(yè)技術人員可以對每個特定的應用來使用不同方法來實現(xiàn)所描述的功能，但是這種實現(xiàn)不應認為超出本發(fā)明的范圍。

結合本文中所公開的實施例描述的方法或算法的步驟可以用硬件、處理器執(zhí)行的軟件模塊，或者二者的結合來實施。軟件模塊可以置于隨機存儲器(RAM)、內存、只讀存儲器(ROM)、電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術領域內所公知的任意其它形式的存儲介質中。

以上所述的具體實施方式，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，所應理解的是，以上所述僅為本發(fā)明的具體實施方式而已，并不用于限定本發(fā)明的保護范圍，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。