技術(shù)編號：9202430
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。近年來隨著集成工藝技術(shù)的演進(jìn)和工藝特征尺寸的減小，傳統(tǒng)電壓域的信號處理方式受到極大的挑戰(zhàn)，而電路的時域精度不斷提高。時間域處理電路和混合域系統(tǒng)可充分發(fā)揮先進(jìn)CMOS工藝的優(yōu)勢，吸引了越來越多研宄者的關(guān)注，全數(shù)字鎖相環(huán)(All DigitalPhase Locked Loop，ADPLL)是其中的一個典型案例。隨著CMOS工藝的發(fā)展，全數(shù)字鎖相環(huán)的性能已經(jīng)可以與傳統(tǒng)的模擬鎖相環(huán)相媲美，同時由于其數(shù)字電路的特性，可以很方便的添加其他的數(shù)字輔助電路，但如何進(jìn)一步...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。