用于實現(xiàn)低功耗、寬測量范圍時間數(shù)字轉換器的節(jié)能電路的制作方法
【技術領域】
[0001]本發(fā)明屬于集成電路技術領域，具體涉及一種用于實現(xiàn)低功耗、寬測量范圍時間數(shù)字轉換器的節(jié)能電路。
【背景技術】
[0002]近年來隨著集成工藝技術的演進和工藝特征尺寸的減小，傳統(tǒng)電壓域的信號處理方式受到極大的挑戰(zhàn)，而電路的時域精度不斷提高。時間域處理電路和混合域系統(tǒng)可充分發(fā)揮先進CMOS工藝的優(yōu)勢，吸引了越來越多研宄者的關注，全數(shù)字鎖相環(huán)(All DigitalPhase Locked Loop，ADPLL)是其中的一個典型案例。隨著CMOS工藝的發(fā)展，全數(shù)字鎖相環(huán)的性能已經(jīng)可以與傳統(tǒng)的模擬鎖相環(huán)相媲美，同時由于其數(shù)字電路的特性，可以很方便的添加其他的數(shù)字輔助電路，但如何進一步實現(xiàn)低功耗和寬頻帶依舊是研宄的重點。時間數(shù)字轉換器(Time-to-digital Converter)作為其中的一個關鍵模塊，其功耗決定了全數(shù)字鎖相環(huán)的總功耗，尤其是在延時鏈型的時間數(shù)字轉換器中，延時單元在高頻輸入驅(qū)使下不斷翻轉，消耗額外的功耗。為了改善功耗，可以采用時間窗口節(jié)能電路。
[0003]傳統(tǒng)的時間窗口節(jié)能電路僅由兩個簡單的邏輯門構成。然而，由于時間窗口使能信號的寬度是由延時鏈的總延時決定的，ADPLL的輸出頻率也同樣會被限制。另外，采用一個與門作為使能電路可能產(chǎn)生錯誤的上升沿，致使量化結果的錯誤。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的是提供一種用于實現(xiàn)低功耗、寬測量范圍時間數(shù)字轉換器的節(jié)能電路。
[0005]本發(fā)明提供的用于實現(xiàn)低功耗、寬測量范圍時間數(shù)字轉換器的節(jié)能電路，由時間窗口產(chǎn)生電路和使能電路構成。其中，時間窗口產(chǎn)生電路通過同時檢測數(shù)控振蕩器(DCO )的輸出CKV的上升下降沿來產(chǎn)生相應的使能信號，進而驅(qū)動使能電路產(chǎn)生相應的數(shù)據(jù)信號進入時間數(shù)字轉換器。
[0006]時間窗口產(chǎn)生電路包含兩級觸發(fā)器、一個反相器和一個與門。參考時鐘REF作為第一級觸發(fā)器的數(shù)據(jù)端，DCO的輸出CKV作為第一級觸發(fā)器的時鐘端；第一級觸發(fā)器的正相輸出作為第二級觸發(fā)器的數(shù)據(jù)端，DCO的輸出CKV通過反相器后的信號作為第二級觸發(fā)器的時鐘端；REF和第二級觸發(fā)器的反相輸出端作為與門的輸入；與門的輸出即為時間窗口產(chǎn)生電路的輸出使能信號。
[0007]時間窗口產(chǎn)生電路產(chǎn)生使能信號的原理如下:第一級觸發(fā)器通過CKV的上升沿采樣REF得到REF上升沿后第一個CKV的上升沿；然后對CKV反相，第二級觸發(fā)器用CKV的下降沿采樣第一級觸發(fā)器的正相輸出得到CKV第一個上升沿之后的第一個下降沿；最終第二級觸發(fā)器的反相輸出端與REF相與得到最終的使能信號EN。由于這個使能信號的寬度是由CKV波形決定的，不再為固定值，故不管CKV的頻率大小，使能信號都至少能讓一個周期的CKV通過。
[0008]得到的使能信號進一步作為使能電路的輸入。使能電路由一個觸發(fā)器和一個與門構成:使能信號EN作為觸發(fā)器的數(shù)據(jù)端，CKV作為觸發(fā)器的時鐘端；觸發(fā)器的正相輸出和CKV作為與門的輸入；與門的輸出即為節(jié)能電路的最終輸出。其工作原理是:CKV通過觸發(fā)器采樣EN，則可得到時間窗口信號內(nèi)的CKV上升沿；然后，觸發(fā)器輸出與CKV本身相與，最終得到攜帶CKV上升沿和周期信息的CKV’，作為時間數(shù)字轉換器測量的輸入。
[0009]本發(fā)明節(jié)能電路不僅能夠大大減小后級延時鏈型時間數(shù)字轉換器的功耗，而且可以避免傳統(tǒng)窗口節(jié)能電路對TDC輸入頻率的限制，使其可以實現(xiàn)寬測量范圍。
【附圖說明】
[0010]圖1傳統(tǒng)的時間窗口節(jié)能電路圖。
[0011]圖2本發(fā)明中的時間窗口節(jié)能電路圖。
[0012]圖3節(jié)能電路的時間波形圖。其中，(a)時間窗口使能信號產(chǎn)生原理，(b)只用與門作為使能電路的最終輸出，(C)采用觸發(fā)器+與門作為使能電路的最終輸出。
[0013]圖4節(jié)能電路模塊的仿真波形。
[0014]圖5時間數(shù)字轉換器整體功耗vs頻率的關系曲線。
【具體實施方式】
[0015]下面結合附圖進行說明:
如圖1所示，傳統(tǒng)的時間窗口節(jié)能電路是利用參考時鐘和它經(jīng)過總延時后的信號構建一個時間窗口，在時間窗口內(nèi)的上升沿周期可以通過，而在窗口外的無效信號無法進入延時鏈，從而有效降低延時鏈的動態(tài)功耗。它僅由兩個門構成，異或門用來產(chǎn)生時間窗口作為與門的使能端。然而，由于時間窗口的寬度是由延時鏈的總延時決定的，ADPLL的輸出頻率也同樣會被限制。另外，采用一個與門作為使能器件可能產(chǎn)生錯誤的上升沿，致使量化結果的錯誤。
[0016]如圖2所示，是本發(fā)明中的時間窗口節(jié)能電路，通過同時檢測DCO的輸出CKV的上升下降沿來產(chǎn)生相應的使能信號。它由一個時間窗口產(chǎn)生電路和使能電路構成。時間窗口產(chǎn)生電路包含兩個觸發(fā)器、一個反相器和一個與門，它的工作原理是:在REF上升沿到來之后，檢測CKV第一個上升沿之后的第一個下降沿，從而通過與REF相與得到最終的使能信號ENo這個使能信號的寬度是由CKV波形決定的，不再為固定值，故不管CKV的頻率大小，使能信號都至少能讓半個周期的CKV通過。另一方面，不再單純地使用與門作為使能電路，而是添加了觸發(fā)器，避免了錯誤上升沿的產(chǎn)生。
[0017]圖3顯示了節(jié)能電路的時間波形圖。因為EN信號會在CKV的下降沿處從高電平變?yōu)榈碗娖剑灾挥幸粋€有效周期內(nèi)的CKV進入后面的量化器中。當REF上升沿到來時，EN信號變?yōu)楦唠娖?，TDC開始進行測量；當EN信號變?yōu)榈碗娖綍r，TDC就不再工作。從圖3
(b)中還可以看出，只用與門時，會產(chǎn)生一個錯誤的上升沿，導致量化結果的出錯。而在圖3
(c)中添加了一個觸發(fā)器后，利用CKV采樣使能信號EN，就可以得到準確的CKV上升沿；與門的作用是產(chǎn)生CKV的周期，以保證可以得到最終的小數(shù)分頻比。通過采用這樣的節(jié)能電路，最終得到包含上升沿時間信息和CKV周期信息的選通信號CKV_P。
[0018]下面以一個應用于1.2GHz~l.8GHz寬帶ADPLL中時間數(shù)字轉換器作為實例觀察節(jié)能電路的功能和性能。
[0019]圖4是對節(jié)能電路的功能仿真，從圖中可以發(fā)現(xiàn)，時間窗口節(jié)能電路將多余的CKV周期濾除了，只留下需要參加后續(xù)量化的一個周期信號，從而大大節(jié)省了功耗。圖中還顯示CKV經(jīng)過了節(jié)能電路后加入了路徑延時，相應的，對REF也應加入同樣的路徑延時，基本保持一致。
[0020]圖5考慮了整個時間數(shù)字轉換器系統(tǒng)的功耗。為了體現(xiàn)窗口節(jié)能電路的作用，分別對有無節(jié)能電路的時間數(shù)字轉換器的能耗進行仿真，最終得到兩個結果的對比圖。圖中上方的折線表示的是沒有添加窗口節(jié)能電路的功耗，下方的折線表示的是添加了窗口節(jié)能電路的功耗。功耗仿真是對1.2-1.8GHz的工作頻率以0.05GHz進行了掃頻，測量的時間間隔都選取了 400ps。通過圖5可以發(fā)現(xiàn)，上方折線表示的功耗隨著頻率的增大而增大，這是由于沒有添加窗口節(jié)能電路，所有的數(shù)據(jù)周期都進入了時間數(shù)字轉化器中，頻率越高，則反相器翻轉的次數(shù)就越多，所消耗的總功耗就越大。而增加了窗口節(jié)能電路的下方折線，雖然有輕微地增大，但不同輸入頻率的功耗基本相同。對比兩條折線，增加了窗□節(jié)能電路使得功耗大大降低了，且隨著頻率越高，功耗節(jié)省得越多，當輸入為1.8GHz時，功耗幾乎下降為原來的50%。
【主權項】
1.一種用于實現(xiàn)低功耗、寬測量范圍時間數(shù)字轉換器的節(jié)能電路，其特征在于由時間窗口產(chǎn)生電路和使能電路構成；其中，時間窗口產(chǎn)生電路通過同時檢測數(shù)控振蕩器的輸出CKV的上升下降沿來產(chǎn)生相應的使能信號，進而驅(qū)動使能電路產(chǎn)生相應的數(shù)據(jù)信號進入時間數(shù)字轉換器； 所述時間窗口產(chǎn)生電路包含兩級觸發(fā)器、一個反相器和一個與門；參考時鐘REF作為第一級觸發(fā)器的數(shù)據(jù)端，數(shù)控振蕩器的輸出CKV作為第一級觸發(fā)器的時鐘端；第一級觸發(fā)器的正相輸出作為第二級觸發(fā)器的數(shù)據(jù)端，數(shù)控振蕩器的輸出CKV通過反相器后的信號作為第二級觸發(fā)器的時鐘端；參考時鐘REF和第二級觸發(fā)器的反相輸出端作為與門的輸入；與門的輸出即為時間窗口產(chǎn)生電路的輸出使能信號； 所述使能電路由一個觸發(fā)器和一個與門構成；使能信號EN作為觸發(fā)器的數(shù)據(jù)端，數(shù)控振蕩器的輸出CKV作為觸發(fā)器的時鐘端；觸發(fā)器的正相輸出和數(shù)控振蕩器的輸出CKV作為與門的輸入；與門的輸出即為節(jié)能電路的最終輸出。2.根據(jù)權利要求1所述的節(jié)能電路，其特征在于: 時間窗口產(chǎn)生電路產(chǎn)生使能信號的過程如下:第一級觸發(fā)器通過CKV的上升沿采樣REF得到REF上升沿后第一個CKV的上升沿；然后對CKV反相，第二級觸發(fā)器用CKV的下降沿采樣第一級觸發(fā)器的正相輸出得到CKV第一個上升沿之后的第一個下降沿；最終第二級觸發(fā)器的反相輸出端與REF相與得到最終的使能信號EN ; 得到的使能信號進一步作為是使能電路的輸入:CKV通過觸發(fā)器采樣EN，得到時間窗口信號內(nèi)的CKV上升沿；然后，觸發(fā)器輸出與CKV本身相與，最終得到攜帶CKV上升沿和周期信息的CKV’，作為時間數(shù)字轉換器測量的輸入。
【專利摘要】本發(fā)明屬于集成電路技術領域，具體為一種用于實現(xiàn)低功耗、寬測量范圍時間數(shù)字轉換器的節(jié)能電路。該電路由時間窗口產(chǎn)生電路和使能電路構成；時間窗口產(chǎn)生電路包含兩個觸發(fā)器、一個反相器和一個與門，它通過同時檢測數(shù)控振蕩器的輸出CKV的上升下降沿來產(chǎn)生相應的使能信號，進而驅(qū)動使能電路產(chǎn)生相應的數(shù)據(jù)信號進入時間數(shù)字轉換器。該節(jié)能電路不僅能夠大大減小后級延時鏈型時間數(shù)字轉換器的功耗，而且可以避免傳統(tǒng)窗口節(jié)能電路對TDC輸入頻率的限制，使其可以實現(xiàn)寬測量范圍。
【IPC分類】H03L7/08
【公開號】CN104917517
【申請?zhí)枴緾N201510360954
【發(fā)明人】張雪皎, 鄭立榮
【申請人】復旦大學
【公開日】2015年9月16日
【申請日】2015年6月26日