技術(shù)編號：7521556
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本發(fā)明涉及PLL電路(Phase Locked Loop/鎖相環(huán))等的時鐘生成電路，特別涉及到按照PLL的動作狀態(tài)來控制頻率相位比較器的技術(shù)。背景技術(shù)圖13表示專利文獻(xiàn)1所示的以往PLL電路中作為結(jié)構(gòu)要件的頻率相位比較器 300。在圖13中，基準(zhǔn)信號FREF和比較信號FVCO被分別輸入給輸入端子10、20，各自經(jīng)由變換器(inverter) 1、2而輸入到邊緣(edge)比較器50中。邊緣比較器50將與基準(zhǔn)信號FREF及比較信號FVCO的比較結(jié)果相應(yīng)的相位...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
該類技術(shù)注重原理思路，無完整電路圖，適合研究學(xué)習(xí)。