技術編號：7236009
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術詳細信息。本發(fā)明涉及一種半導體器件，更具體地涉及一種其中布局面積可以減小 的外圍電路區(qū)域中的半導體器件。背景技術隨著半導體器件趨于高度集成、高速度、低功耗和緊湊尺寸，正在發(fā)展的MOSFET器件的設計規(guī)則已不斷減小。相應地，柵極的尺寸不斷地減小。 這種趨勢減小了在單元內和外圍電路區(qū)域內的半導體器件的柵極的尺寸。特 別地，60納米技術所要求的外圍電路中柵極的尺寸已經(jīng)減小到約100納米。結果，現(xiàn)有的平面晶體管結構限制了具體器件所要求的MOSFET器件 的閾值電壓(Vt)目...
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