技術(shù)編號：7005642
提示：您尚未登錄，請點 登 陸 后下載，如果您還沒有賬戶請點 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本公開涉及制造半導(dǎo)體器件的方法，尤其是涉及制造包括具有嵌入式SiGe (eSiGe)的PMOS器件的半導(dǎo)體器件的方法。背景技術(shù)為了滿足終端用戶對小尺寸電子器件的需求，在改進(jìn)的超大規(guī)模集成電路(VLSI)工藝中，采用應(yīng)力技術(shù)來提高器件的性能。其中一種有效的方法是采用嵌入式SiGe (eSiGe)結(jié)構(gòu)來提高PMOS器件溝道區(qū)的空穴遷移率。 在Σ形狀的eSiGe結(jié)構(gòu)中，由于SiGe的晶格常數(shù)大于Si的晶格常數(shù)，而且Σ形狀的SiGe減小了源區(qū)和漏區(qū)之間的間距，所以...
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該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。